ahci: Get rid of pci_dev argument in ahci_port_init()
[efikamx:linux-kernel.git] / drivers / ata / ahci.c
1 /*
2  *  ahci.c - AHCI SATA support
3  *
4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
6  *                  on emails.
7  *
8  *  Copyright 2004-2005 Red Hat, Inc.
9  *
10  *
11  *  This program is free software; you can redistribute it and/or modify
12  *  it under the terms of the GNU General Public License as published by
13  *  the Free Software Foundation; either version 2, or (at your option)
14  *  any later version.
15  *
16  *  This program is distributed in the hope that it will be useful,
17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
19  *  GNU General Public License for more details.
20  *
21  *  You should have received a copy of the GNU General Public License
22  *  along with this program; see the file COPYING.  If not, write to
23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
24  *
25  *
26  * libata documentation is available via 'make {ps|pdf}docs',
27  * as Documentation/DocBook/libata.*
28  *
29  * AHCI hardware documentation:
30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
32  *
33  */
34
35 #include <linux/kernel.h>
36 #include <linux/module.h>
37 #include <linux/pci.h>
38 #include <linux/init.h>
39 #include <linux/blkdev.h>
40 #include <linux/delay.h>
41 #include <linux/interrupt.h>
42 #include <linux/dma-mapping.h>
43 #include <linux/device.h>
44 #include <linux/dmi.h>
45 #include <scsi/scsi_host.h>
46 #include <scsi/scsi_cmnd.h>
47 #include <linux/libata.h>
48
49 #define DRV_NAME        "ahci"
50 #define DRV_VERSION     "3.0"
51
52 /* Enclosure Management Control */
53 #define EM_CTRL_MSG_TYPE              0x000f0000
54
55 /* Enclosure Management LED Message Type */
56 #define EM_MSG_LED_HBA_PORT           0x0000000f
57 #define EM_MSG_LED_PMP_SLOT           0x0000ff00
58 #define EM_MSG_LED_VALUE              0xffff0000
59 #define EM_MSG_LED_VALUE_ACTIVITY     0x00070000
60 #define EM_MSG_LED_VALUE_OFF          0xfff80000
61 #define EM_MSG_LED_VALUE_ON           0x00010000
62
63 static int ahci_skip_host_reset;
64 static int ahci_ignore_sss;
65
66 module_param_named(skip_host_reset, ahci_skip_host_reset, int, 0444);
67 MODULE_PARM_DESC(skip_host_reset, "skip global host reset (0=don't skip, 1=skip)");
68
69 module_param_named(ignore_sss, ahci_ignore_sss, int, 0444);
70 MODULE_PARM_DESC(ignore_sss, "Ignore staggered spinup flag (0=don't ignore, 1=ignore)");
71
72 static int ahci_enable_alpm(struct ata_port *ap,
73                 enum link_pm policy);
74 static void ahci_disable_alpm(struct ata_port *ap);
75 static ssize_t ahci_led_show(struct ata_port *ap, char *buf);
76 static ssize_t ahci_led_store(struct ata_port *ap, const char *buf,
77                               size_t size);
78 static ssize_t ahci_transmit_led_message(struct ata_port *ap, u32 state,
79                                         ssize_t size);
80
81 enum {
82         AHCI_PCI_BAR            = 5,
83         AHCI_MAX_PORTS          = 32,
84         AHCI_MAX_SG             = 168, /* hardware max is 64K */
85         AHCI_DMA_BOUNDARY       = 0xffffffff,
86         AHCI_MAX_CMDS           = 32,
87         AHCI_CMD_SZ             = 32,
88         AHCI_CMD_SLOT_SZ        = AHCI_MAX_CMDS * AHCI_CMD_SZ,
89         AHCI_RX_FIS_SZ          = 256,
90         AHCI_CMD_TBL_CDB        = 0x40,
91         AHCI_CMD_TBL_HDR_SZ     = 0x80,
92         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR_SZ + (AHCI_MAX_SG * 16),
93         AHCI_CMD_TBL_AR_SZ      = AHCI_CMD_TBL_SZ * AHCI_MAX_CMDS,
94         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_AR_SZ +
95                                   AHCI_RX_FIS_SZ,
96         AHCI_PORT_PRIV_FBS_DMA_SZ       = AHCI_CMD_SLOT_SZ +
97                                           AHCI_CMD_TBL_AR_SZ +
98                                           (AHCI_RX_FIS_SZ * 16),
99         AHCI_IRQ_ON_SG          = (1 << 31),
100         AHCI_CMD_ATAPI          = (1 << 5),
101         AHCI_CMD_WRITE          = (1 << 6),
102         AHCI_CMD_PREFETCH       = (1 << 7),
103         AHCI_CMD_RESET          = (1 << 8),
104         AHCI_CMD_CLR_BUSY       = (1 << 10),
105
106         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
107         RX_FIS_SDB              = 0x58, /* offset of SDB FIS data */
108         RX_FIS_UNK              = 0x60, /* offset of Unknown FIS data */
109
110         board_ahci              = 0,
111         board_ahci_vt8251       = 1,
112         board_ahci_ign_iferr    = 2,
113         board_ahci_sb600        = 3,
114         board_ahci_mv           = 4,
115         board_ahci_sb700        = 5, /* for SB700 and SB800 */
116         board_ahci_mcp65        = 6,
117         board_ahci_nopmp        = 7,
118         board_ahci_yesncq       = 8,
119         board_ahci_nosntf       = 9,
120
121         /* global controller registers */
122         HOST_CAP                = 0x00, /* host capabilities */
123         HOST_CTL                = 0x04, /* global host control */
124         HOST_IRQ_STAT           = 0x08, /* interrupt status */
125         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
126         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
127         HOST_EM_LOC             = 0x1c, /* Enclosure Management location */
128         HOST_EM_CTL             = 0x20, /* Enclosure Management Control */
129         HOST_CAP2               = 0x24, /* host capabilities, extended */
130
131         /* HOST_CTL bits */
132         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
133         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
134         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
135
136         /* HOST_CAP bits */
137         HOST_CAP_SXS            = (1 << 5),  /* Supports External SATA */
138         HOST_CAP_EMS            = (1 << 6),  /* Enclosure Management support */
139         HOST_CAP_CCC            = (1 << 7),  /* Command Completion Coalescing */
140         HOST_CAP_PART           = (1 << 13), /* Partial state capable */
141         HOST_CAP_SSC            = (1 << 14), /* Slumber state capable */
142         HOST_CAP_PIO_MULTI      = (1 << 15), /* PIO multiple DRQ support */
143         HOST_CAP_FBS            = (1 << 16), /* FIS-based switching support */
144         HOST_CAP_PMP            = (1 << 17), /* Port Multiplier support */
145         HOST_CAP_ONLY           = (1 << 18), /* Supports AHCI mode only */
146         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
147         HOST_CAP_LED            = (1 << 25), /* Supports activity LED */
148         HOST_CAP_ALPM           = (1 << 26), /* Aggressive Link PM support */
149         HOST_CAP_SSS            = (1 << 27), /* Staggered Spin-up */
150         HOST_CAP_MPS            = (1 << 28), /* Mechanical presence switch */
151         HOST_CAP_SNTF           = (1 << 29), /* SNotification register */
152         HOST_CAP_NCQ            = (1 << 30), /* Native Command Queueing */
153         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
154
155         /* HOST_CAP2 bits */
156         HOST_CAP2_BOH           = (1 << 0),  /* BIOS/OS handoff supported */
157         HOST_CAP2_NVMHCI        = (1 << 1),  /* NVMHCI supported */
158         HOST_CAP2_APST          = (1 << 2),  /* Automatic partial to slumber */
159
160         /* registers for each SATA port */
161         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
162         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
163         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
164         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
165         PORT_IRQ_STAT           = 0x10, /* interrupt status */
166         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
167         PORT_CMD                = 0x18, /* port command */
168         PORT_TFDATA             = 0x20, /* taskfile data */
169         PORT_SIG                = 0x24, /* device TF signature */
170         PORT_CMD_ISSUE          = 0x38, /* command issue */
171         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
172         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
173         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
174         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
175         PORT_SCR_NTF            = 0x3c, /* SATA phy register: SNotification */
176         PORT_FBS                = 0x40, /* FIS-based Switching */
177
178         /* PORT_IRQ_{STAT,MASK} bits */
179         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
180         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
181         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
182         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
183         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
184         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
185         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
186         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
187
188         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
189         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
190         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
191         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
192         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
193         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
194         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
195         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
196         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
197
198         PORT_IRQ_FREEZE         = PORT_IRQ_HBUS_ERR |
199                                   PORT_IRQ_IF_ERR |
200                                   PORT_IRQ_CONNECT |
201                                   PORT_IRQ_PHYRDY |
202                                   PORT_IRQ_UNK_FIS |
203                                   PORT_IRQ_BAD_PMP,
204         PORT_IRQ_ERROR          = PORT_IRQ_FREEZE |
205                                   PORT_IRQ_TF_ERR |
206                                   PORT_IRQ_HBUS_DATA_ERR,
207         DEF_PORT_IRQ            = PORT_IRQ_ERROR | PORT_IRQ_SG_DONE |
208                                   PORT_IRQ_SDB_FIS | PORT_IRQ_DMAS_FIS |
209                                   PORT_IRQ_PIOS_FIS | PORT_IRQ_D2H_REG_FIS,
210
211         /* PORT_CMD bits */
212         PORT_CMD_ASP            = (1 << 27), /* Aggressive Slumber/Partial */
213         PORT_CMD_ALPE           = (1 << 26), /* Aggressive Link PM enable */
214         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
215         PORT_CMD_FBSCP          = (1 << 22), /* FBS Capable Port */
216         PORT_CMD_PMP            = (1 << 17), /* PMP attached */
217         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
218         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
219         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
220         PORT_CMD_CLO            = (1 << 3), /* Command list override */
221         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
222         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
223         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
224
225         PORT_CMD_ICC_MASK       = (0xf << 28), /* i/f ICC state mask */
226         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
227         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
228         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
229
230         PORT_FBS_DWE_OFFSET     = 16, /* FBS device with error offset */
231         PORT_FBS_ADO_OFFSET     = 12, /* FBS active dev optimization offset */
232         PORT_FBS_DEV_OFFSET     = 8,  /* FBS device to issue offset */
233         PORT_FBS_DEV_MASK       = (0xf << PORT_FBS_DEV_OFFSET),  /* FBS.DEV */
234         PORT_FBS_SDE            = (1 << 2), /* FBS single device error */
235         PORT_FBS_DEC            = (1 << 1), /* FBS device error clear */
236         PORT_FBS_EN             = (1 << 0), /* Enable FBS */
237
238         /* hpriv->flags bits */
239         AHCI_HFLAG_NO_NCQ               = (1 << 0),
240         AHCI_HFLAG_IGN_IRQ_IF_ERR       = (1 << 1), /* ignore IRQ_IF_ERR */
241         AHCI_HFLAG_IGN_SERR_INTERNAL    = (1 << 2), /* ignore SERR_INTERNAL */
242         AHCI_HFLAG_32BIT_ONLY           = (1 << 3), /* force 32bit */
243         AHCI_HFLAG_MV_PATA              = (1 << 4), /* PATA port */
244         AHCI_HFLAG_NO_MSI               = (1 << 5), /* no PCI MSI */
245         AHCI_HFLAG_NO_PMP               = (1 << 6), /* no PMP */
246         AHCI_HFLAG_NO_HOTPLUG           = (1 << 7), /* ignore PxSERR.DIAG.N */
247         AHCI_HFLAG_SECT255              = (1 << 8), /* max 255 sectors */
248         AHCI_HFLAG_YES_NCQ              = (1 << 9), /* force NCQ cap on */
249         AHCI_HFLAG_NO_SUSPEND           = (1 << 10), /* don't suspend */
250         AHCI_HFLAG_SRST_TOUT_IS_OFFLINE = (1 << 11), /* treat SRST timeout as
251                                                         link offline */
252         AHCI_HFLAG_NO_SNTF              = (1 << 12), /* no sntf */
253
254         /* ap->flags bits */
255
256         AHCI_FLAG_COMMON                = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
257                                           ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
258                                           ATA_FLAG_ACPI_SATA | ATA_FLAG_AN |
259                                           ATA_FLAG_IPM,
260
261         ICH_MAP                         = 0x90, /* ICH MAP register */
262
263         /* em constants */
264         EM_MAX_SLOTS                    = 8,
265         EM_MAX_RETRY                    = 5,
266
267         /* em_ctl bits */
268         EM_CTL_RST                      = (1 << 9), /* Reset */
269         EM_CTL_TM                       = (1 << 8), /* Transmit Message */
270         EM_CTL_ALHD                     = (1 << 26), /* Activity LED */
271 };
272
273 struct ahci_cmd_hdr {
274         __le32                  opts;
275         __le32                  status;
276         __le32                  tbl_addr;
277         __le32                  tbl_addr_hi;
278         __le32                  reserved[4];
279 };
280
281 struct ahci_sg {
282         __le32                  addr;
283         __le32                  addr_hi;
284         __le32                  reserved;
285         __le32                  flags_size;
286 };
287
288 struct ahci_em_priv {
289         enum sw_activity blink_policy;
290         struct timer_list timer;
291         unsigned long saved_activity;
292         unsigned long activity;
293         unsigned long led_state;
294 };
295
296 struct ahci_host_priv {
297         void __iomem *          mmio;           /* bus-independant mem map */
298         unsigned int            flags;          /* AHCI_HFLAG_* */
299         u32                     cap;            /* cap to use */
300         u32                     cap2;           /* cap2 to use */
301         u32                     port_map;       /* port map to use */
302         u32                     saved_cap;      /* saved initial cap */
303         u32                     saved_cap2;     /* saved initial cap2 */
304         u32                     saved_port_map; /* saved initial port_map */
305         u32                     em_loc; /* enclosure management location */
306 };
307
308 struct ahci_port_priv {
309         struct ata_link         *active_link;
310         struct ahci_cmd_hdr     *cmd_slot;
311         dma_addr_t              cmd_slot_dma;
312         void                    *cmd_tbl;
313         dma_addr_t              cmd_tbl_dma;
314         void                    *rx_fis;
315         dma_addr_t              rx_fis_dma;
316         /* for NCQ spurious interrupt analysis */
317         unsigned int            ncq_saw_d2h:1;
318         unsigned int            ncq_saw_dmas:1;
319         unsigned int            ncq_saw_sdb:1;
320         u32                     intr_mask;      /* interrupts to enable */
321         bool                    fbs_supported;  /* set iff FBS is supported */
322         bool                    fbs_enabled;    /* set iff FBS is enabled */
323         int                     fbs_last_dev;   /* save FBS.DEV of last FIS */
324         /* enclosure management info per PM slot */
325         struct ahci_em_priv     em_priv[EM_MAX_SLOTS];
326 };
327
328 static int ahci_scr_read(struct ata_link *link, unsigned int sc_reg, u32 *val);
329 static int ahci_scr_write(struct ata_link *link, unsigned int sc_reg, u32 val);
330 static int ahci_init_one(struct pci_dev *pdev, const struct pci_device_id *ent);
331 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
332 static bool ahci_qc_fill_rtf(struct ata_queued_cmd *qc);
333 static int ahci_port_start(struct ata_port *ap);
334 static void ahci_port_stop(struct ata_port *ap);
335 static int ahci_pmp_qc_defer(struct ata_queued_cmd *qc);
336 static void ahci_qc_prep(struct ata_queued_cmd *qc);
337 static void ahci_freeze(struct ata_port *ap);
338 static void ahci_thaw(struct ata_port *ap);
339 static void ahci_enable_fbs(struct ata_port *ap);
340 static void ahci_disable_fbs(struct ata_port *ap);
341 static void ahci_pmp_attach(struct ata_port *ap);
342 static void ahci_pmp_detach(struct ata_port *ap);
343 static int ahci_softreset(struct ata_link *link, unsigned int *class,
344                           unsigned long deadline);
345 static int ahci_sb600_softreset(struct ata_link *link, unsigned int *class,
346                           unsigned long deadline);
347 static int ahci_hardreset(struct ata_link *link, unsigned int *class,
348                           unsigned long deadline);
349 static int ahci_vt8251_hardreset(struct ata_link *link, unsigned int *class,
350                                  unsigned long deadline);
351 static int ahci_p5wdh_hardreset(struct ata_link *link, unsigned int *class,
352                                 unsigned long deadline);
353 static void ahci_postreset(struct ata_link *link, unsigned int *class);
354 static void ahci_error_handler(struct ata_port *ap);
355 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc);
356 static int ahci_port_resume(struct ata_port *ap);
357 static void ahci_dev_config(struct ata_device *dev);
358 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
359                                u32 opts);
360 #ifdef CONFIG_PM
361 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg);
362 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
363 static int ahci_pci_device_resume(struct pci_dev *pdev);
364 #endif
365 static ssize_t ahci_activity_show(struct ata_device *dev, char *buf);
366 static ssize_t ahci_activity_store(struct ata_device *dev,
367                                    enum sw_activity val);
368 static void ahci_init_sw_activity(struct ata_link *link);
369
370 static ssize_t ahci_show_host_caps(struct device *dev,
371                                    struct device_attribute *attr, char *buf);
372 static ssize_t ahci_show_host_cap2(struct device *dev,
373                                    struct device_attribute *attr, char *buf);
374 static ssize_t ahci_show_host_version(struct device *dev,
375                                       struct device_attribute *attr, char *buf);
376 static ssize_t ahci_show_port_cmd(struct device *dev,
377                                   struct device_attribute *attr, char *buf);
378
379 static DEVICE_ATTR(ahci_host_caps, S_IRUGO, ahci_show_host_caps, NULL);
380 static DEVICE_ATTR(ahci_host_cap2, S_IRUGO, ahci_show_host_cap2, NULL);
381 static DEVICE_ATTR(ahci_host_version, S_IRUGO, ahci_show_host_version, NULL);
382 static DEVICE_ATTR(ahci_port_cmd, S_IRUGO, ahci_show_port_cmd, NULL);
383
384 static struct device_attribute *ahci_shost_attrs[] = {
385         &dev_attr_link_power_management_policy,
386         &dev_attr_em_message_type,
387         &dev_attr_em_message,
388         &dev_attr_ahci_host_caps,
389         &dev_attr_ahci_host_cap2,
390         &dev_attr_ahci_host_version,
391         &dev_attr_ahci_port_cmd,
392         NULL
393 };
394
395 static struct device_attribute *ahci_sdev_attrs[] = {
396         &dev_attr_sw_activity,
397         &dev_attr_unload_heads,
398         NULL
399 };
400
401 static struct scsi_host_template ahci_sht = {
402         ATA_NCQ_SHT(DRV_NAME),
403         .can_queue              = AHCI_MAX_CMDS - 1,
404         .sg_tablesize           = AHCI_MAX_SG,
405         .dma_boundary           = AHCI_DMA_BOUNDARY,
406         .shost_attrs            = ahci_shost_attrs,
407         .sdev_attrs             = ahci_sdev_attrs,
408 };
409
410 static struct ata_port_operations ahci_ops = {
411         .inherits               = &sata_pmp_port_ops,
412
413         .qc_defer               = ahci_pmp_qc_defer,
414         .qc_prep                = ahci_qc_prep,
415         .qc_issue               = ahci_qc_issue,
416         .qc_fill_rtf            = ahci_qc_fill_rtf,
417
418         .freeze                 = ahci_freeze,
419         .thaw                   = ahci_thaw,
420         .softreset              = ahci_softreset,
421         .hardreset              = ahci_hardreset,
422         .postreset              = ahci_postreset,
423         .pmp_softreset          = ahci_softreset,
424         .error_handler          = ahci_error_handler,
425         .post_internal_cmd      = ahci_post_internal_cmd,
426         .dev_config             = ahci_dev_config,
427
428         .scr_read               = ahci_scr_read,
429         .scr_write              = ahci_scr_write,
430         .pmp_attach             = ahci_pmp_attach,
431         .pmp_detach             = ahci_pmp_detach,
432
433         .enable_pm              = ahci_enable_alpm,
434         .disable_pm             = ahci_disable_alpm,
435         .em_show                = ahci_led_show,
436         .em_store               = ahci_led_store,
437         .sw_activity_show       = ahci_activity_show,
438         .sw_activity_store      = ahci_activity_store,
439 #ifdef CONFIG_PM
440         .port_suspend           = ahci_port_suspend,
441         .port_resume            = ahci_port_resume,
442 #endif
443         .port_start             = ahci_port_start,
444         .port_stop              = ahci_port_stop,
445 };
446
447 static struct ata_port_operations ahci_vt8251_ops = {
448         .inherits               = &ahci_ops,
449         .hardreset              = ahci_vt8251_hardreset,
450 };
451
452 static struct ata_port_operations ahci_p5wdh_ops = {
453         .inherits               = &ahci_ops,
454         .hardreset              = ahci_p5wdh_hardreset,
455 };
456
457 static struct ata_port_operations ahci_sb600_ops = {
458         .inherits               = &ahci_ops,
459         .softreset              = ahci_sb600_softreset,
460         .pmp_softreset          = ahci_sb600_softreset,
461 };
462
463 #define AHCI_HFLAGS(flags)      .private_data   = (void *)(flags)
464
465 static const struct ata_port_info ahci_port_info[] = {
466         [board_ahci] =
467         {
468                 .flags          = AHCI_FLAG_COMMON,
469                 .pio_mask       = ATA_PIO4,
470                 .udma_mask      = ATA_UDMA6,
471                 .port_ops       = &ahci_ops,
472         },
473         [board_ahci_vt8251] =
474         {
475                 AHCI_HFLAGS     (AHCI_HFLAG_NO_NCQ | AHCI_HFLAG_NO_PMP),
476                 .flags          = AHCI_FLAG_COMMON,
477                 .pio_mask       = ATA_PIO4,
478                 .udma_mask      = ATA_UDMA6,
479                 .port_ops       = &ahci_vt8251_ops,
480         },
481         [board_ahci_ign_iferr] =
482         {
483                 AHCI_HFLAGS     (AHCI_HFLAG_IGN_IRQ_IF_ERR),
484                 .flags          = AHCI_FLAG_COMMON,
485                 .pio_mask       = ATA_PIO4,
486                 .udma_mask      = ATA_UDMA6,
487                 .port_ops       = &ahci_ops,
488         },
489         [board_ahci_sb600] =
490         {
491                 AHCI_HFLAGS     (AHCI_HFLAG_IGN_SERR_INTERNAL |
492                                  AHCI_HFLAG_32BIT_ONLY | AHCI_HFLAG_NO_MSI |
493                                  AHCI_HFLAG_SECT255),
494                 .flags          = AHCI_FLAG_COMMON,
495                 .pio_mask       = ATA_PIO4,
496                 .udma_mask      = ATA_UDMA6,
497                 .port_ops       = &ahci_sb600_ops,
498         },
499         [board_ahci_mv] =
500         {
501                 AHCI_HFLAGS     (AHCI_HFLAG_NO_NCQ | AHCI_HFLAG_NO_MSI |
502                                  AHCI_HFLAG_MV_PATA | AHCI_HFLAG_NO_PMP),
503                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
504                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA,
505                 .pio_mask       = ATA_PIO4,
506                 .udma_mask      = ATA_UDMA6,
507                 .port_ops       = &ahci_ops,
508         },
509         [board_ahci_sb700] =    /* for SB700 and SB800 */
510         {
511                 AHCI_HFLAGS     (AHCI_HFLAG_IGN_SERR_INTERNAL),
512                 .flags          = AHCI_FLAG_COMMON,
513                 .pio_mask       = ATA_PIO4,
514                 .udma_mask      = ATA_UDMA6,
515                 .port_ops       = &ahci_sb600_ops,
516         },
517         [board_ahci_mcp65] =
518         {
519                 AHCI_HFLAGS     (AHCI_HFLAG_YES_NCQ),
520                 .flags          = AHCI_FLAG_COMMON,
521                 .pio_mask       = ATA_PIO4,
522                 .udma_mask      = ATA_UDMA6,
523                 .port_ops       = &ahci_ops,
524         },
525         [board_ahci_nopmp] =
526         {
527                 AHCI_HFLAGS     (AHCI_HFLAG_NO_PMP),
528                 .flags          = AHCI_FLAG_COMMON,
529                 .pio_mask       = ATA_PIO4,
530                 .udma_mask      = ATA_UDMA6,
531                 .port_ops       = &ahci_ops,
532         },
533         [board_ahci_yesncq] =
534         {
535                 AHCI_HFLAGS     (AHCI_HFLAG_YES_NCQ),
536                 .flags          = AHCI_FLAG_COMMON,
537                 .pio_mask       = ATA_PIO4,
538                 .udma_mask      = ATA_UDMA6,
539                 .port_ops       = &ahci_ops,
540         },
541         [board_ahci_nosntf] =
542         {
543                 AHCI_HFLAGS     (AHCI_HFLAG_NO_SNTF),
544                 .flags          = AHCI_FLAG_COMMON,
545                 .pio_mask       = ATA_PIO4,
546                 .udma_mask      = ATA_UDMA6,
547                 .port_ops       = &ahci_ops,
548         },
549 };
550
551 static const struct pci_device_id ahci_pci_tbl[] = {
552         /* Intel */
553         { PCI_VDEVICE(INTEL, 0x2652), board_ahci }, /* ICH6 */
554         { PCI_VDEVICE(INTEL, 0x2653), board_ahci }, /* ICH6M */
555         { PCI_VDEVICE(INTEL, 0x27c1), board_ahci }, /* ICH7 */
556         { PCI_VDEVICE(INTEL, 0x27c5), board_ahci }, /* ICH7M */
557         { PCI_VDEVICE(INTEL, 0x27c3), board_ahci }, /* ICH7R */
558         { PCI_VDEVICE(AL, 0x5288), board_ahci_ign_iferr }, /* ULi M5288 */
559         { PCI_VDEVICE(INTEL, 0x2681), board_ahci }, /* ESB2 */
560         { PCI_VDEVICE(INTEL, 0x2682), board_ahci }, /* ESB2 */
561         { PCI_VDEVICE(INTEL, 0x2683), board_ahci }, /* ESB2 */
562         { PCI_VDEVICE(INTEL, 0x27c6), board_ahci }, /* ICH7-M DH */
563         { PCI_VDEVICE(INTEL, 0x2821), board_ahci }, /* ICH8 */
564         { PCI_VDEVICE(INTEL, 0x2822), board_ahci_nosntf }, /* ICH8 */
565         { PCI_VDEVICE(INTEL, 0x2824), board_ahci }, /* ICH8 */
566         { PCI_VDEVICE(INTEL, 0x2829), board_ahci }, /* ICH8M */
567         { PCI_VDEVICE(INTEL, 0x282a), board_ahci }, /* ICH8M */
568         { PCI_VDEVICE(INTEL, 0x2922), board_ahci }, /* ICH9 */
569         { PCI_VDEVICE(INTEL, 0x2923), board_ahci }, /* ICH9 */
570         { PCI_VDEVICE(INTEL, 0x2924), board_ahci }, /* ICH9 */
571         { PCI_VDEVICE(INTEL, 0x2925), board_ahci }, /* ICH9 */
572         { PCI_VDEVICE(INTEL, 0x2927), board_ahci }, /* ICH9 */
573         { PCI_VDEVICE(INTEL, 0x2929), board_ahci }, /* ICH9M */
574         { PCI_VDEVICE(INTEL, 0x292a), board_ahci }, /* ICH9M */
575         { PCI_VDEVICE(INTEL, 0x292b), board_ahci }, /* ICH9M */
576         { PCI_VDEVICE(INTEL, 0x292c), board_ahci }, /* ICH9M */
577         { PCI_VDEVICE(INTEL, 0x292f), board_ahci }, /* ICH9M */
578         { PCI_VDEVICE(INTEL, 0x294d), board_ahci }, /* ICH9 */
579         { PCI_VDEVICE(INTEL, 0x294e), board_ahci }, /* ICH9M */
580         { PCI_VDEVICE(INTEL, 0x502a), board_ahci }, /* Tolapai */
581         { PCI_VDEVICE(INTEL, 0x502b), board_ahci }, /* Tolapai */
582         { PCI_VDEVICE(INTEL, 0x3a05), board_ahci }, /* ICH10 */
583         { PCI_VDEVICE(INTEL, 0x3a22), board_ahci }, /* ICH10 */
584         { PCI_VDEVICE(INTEL, 0x3a25), board_ahci }, /* ICH10 */
585         { PCI_VDEVICE(INTEL, 0x3b22), board_ahci }, /* PCH AHCI */
586         { PCI_VDEVICE(INTEL, 0x3b23), board_ahci }, /* PCH AHCI */
587         { PCI_VDEVICE(INTEL, 0x3b24), board_ahci }, /* PCH RAID */
588         { PCI_VDEVICE(INTEL, 0x3b25), board_ahci }, /* PCH RAID */
589         { PCI_VDEVICE(INTEL, 0x3b29), board_ahci }, /* PCH AHCI */
590         { PCI_VDEVICE(INTEL, 0x3b2b), board_ahci }, /* PCH RAID */
591         { PCI_VDEVICE(INTEL, 0x3b2c), board_ahci }, /* PCH RAID */
592         { PCI_VDEVICE(INTEL, 0x3b2f), board_ahci }, /* PCH AHCI */
593
594         /* JMicron 360/1/3/5/6, match class to avoid IDE function */
595         { PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
596           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci_ign_iferr },
597
598         /* ATI */
599         { PCI_VDEVICE(ATI, 0x4380), board_ahci_sb600 }, /* ATI SB600 */
600         { PCI_VDEVICE(ATI, 0x4390), board_ahci_sb700 }, /* ATI SB700/800 */
601         { PCI_VDEVICE(ATI, 0x4391), board_ahci_sb700 }, /* ATI SB700/800 */
602         { PCI_VDEVICE(ATI, 0x4392), board_ahci_sb700 }, /* ATI SB700/800 */
603         { PCI_VDEVICE(ATI, 0x4393), board_ahci_sb700 }, /* ATI SB700/800 */
604         { PCI_VDEVICE(ATI, 0x4394), board_ahci_sb700 }, /* ATI SB700/800 */
605         { PCI_VDEVICE(ATI, 0x4395), board_ahci_sb700 }, /* ATI SB700/800 */
606
607         /* VIA */
608         { PCI_VDEVICE(VIA, 0x3349), board_ahci_vt8251 }, /* VIA VT8251 */
609         { PCI_VDEVICE(VIA, 0x6287), board_ahci_vt8251 }, /* VIA VT8251 */
610
611         /* NVIDIA */
612         { PCI_VDEVICE(NVIDIA, 0x044c), board_ahci_mcp65 },      /* MCP65 */
613         { PCI_VDEVICE(NVIDIA, 0x044d), board_ahci_mcp65 },      /* MCP65 */
614         { PCI_VDEVICE(NVIDIA, 0x044e), board_ahci_mcp65 },      /* MCP65 */
615         { PCI_VDEVICE(NVIDIA, 0x044f), board_ahci_mcp65 },      /* MCP65 */
616         { PCI_VDEVICE(NVIDIA, 0x045c), board_ahci_mcp65 },      /* MCP65 */
617         { PCI_VDEVICE(NVIDIA, 0x045d), board_ahci_mcp65 },      /* MCP65 */
618         { PCI_VDEVICE(NVIDIA, 0x045e), board_ahci_mcp65 },      /* MCP65 */
619         { PCI_VDEVICE(NVIDIA, 0x045f), board_ahci_mcp65 },      /* MCP65 */
620         { PCI_VDEVICE(NVIDIA, 0x0550), board_ahci_yesncq },     /* MCP67 */
621         { PCI_VDEVICE(NVIDIA, 0x0551), board_ahci_yesncq },     /* MCP67 */
622         { PCI_VDEVICE(NVIDIA, 0x0552), board_ahci_yesncq },     /* MCP67 */
623         { PCI_VDEVICE(NVIDIA, 0x0553), board_ahci_yesncq },     /* MCP67 */
624         { PCI_VDEVICE(NVIDIA, 0x0554), board_ahci_yesncq },     /* MCP67 */
625         { PCI_VDEVICE(NVIDIA, 0x0555), board_ahci_yesncq },     /* MCP67 */
626         { PCI_VDEVICE(NVIDIA, 0x0556), board_ahci_yesncq },     /* MCP67 */
627         { PCI_VDEVICE(NVIDIA, 0x0557), board_ahci_yesncq },     /* MCP67 */
628         { PCI_VDEVICE(NVIDIA, 0x0558), board_ahci_yesncq },     /* MCP67 */
629         { PCI_VDEVICE(NVIDIA, 0x0559), board_ahci_yesncq },     /* MCP67 */
630         { PCI_VDEVICE(NVIDIA, 0x055a), board_ahci_yesncq },     /* MCP67 */
631         { PCI_VDEVICE(NVIDIA, 0x055b), board_ahci_yesncq },     /* MCP67 */
632         { PCI_VDEVICE(NVIDIA, 0x07f0), board_ahci_yesncq },     /* MCP73 */
633         { PCI_VDEVICE(NVIDIA, 0x07f1), board_ahci_yesncq },     /* MCP73 */
634         { PCI_VDEVICE(NVIDIA, 0x07f2), board_ahci_yesncq },     /* MCP73 */
635         { PCI_VDEVICE(NVIDIA, 0x07f3), board_ahci_yesncq },     /* MCP73 */
636         { PCI_VDEVICE(NVIDIA, 0x07f4), board_ahci_yesncq },     /* MCP73 */
637         { PCI_VDEVICE(NVIDIA, 0x07f5), board_ahci_yesncq },     /* MCP73 */
638         { PCI_VDEVICE(NVIDIA, 0x07f6), board_ahci_yesncq },     /* MCP73 */
639         { PCI_VDEVICE(NVIDIA, 0x07f7), board_ahci_yesncq },     /* MCP73 */
640         { PCI_VDEVICE(NVIDIA, 0x07f8), board_ahci_yesncq },     /* MCP73 */
641         { PCI_VDEVICE(NVIDIA, 0x07f9), board_ahci_yesncq },     /* MCP73 */
642         { PCI_VDEVICE(NVIDIA, 0x07fa), board_ahci_yesncq },     /* MCP73 */
643         { PCI_VDEVICE(NVIDIA, 0x07fb), board_ahci_yesncq },     /* MCP73 */
644         { PCI_VDEVICE(NVIDIA, 0x0ad0), board_ahci },            /* MCP77 */
645         { PCI_VDEVICE(NVIDIA, 0x0ad1), board_ahci },            /* MCP77 */
646         { PCI_VDEVICE(NVIDIA, 0x0ad2), board_ahci },            /* MCP77 */
647         { PCI_VDEVICE(NVIDIA, 0x0ad3), board_ahci },            /* MCP77 */
648         { PCI_VDEVICE(NVIDIA, 0x0ad4), board_ahci },            /* MCP77 */
649         { PCI_VDEVICE(NVIDIA, 0x0ad5), board_ahci },            /* MCP77 */
650         { PCI_VDEVICE(NVIDIA, 0x0ad6), board_ahci },            /* MCP77 */
651         { PCI_VDEVICE(NVIDIA, 0x0ad7), board_ahci },            /* MCP77 */
652         { PCI_VDEVICE(NVIDIA, 0x0ad8), board_ahci },            /* MCP77 */
653         { PCI_VDEVICE(NVIDIA, 0x0ad9), board_ahci },            /* MCP77 */
654         { PCI_VDEVICE(NVIDIA, 0x0ada), board_ahci },            /* MCP77 */
655         { PCI_VDEVICE(NVIDIA, 0x0adb), board_ahci },            /* MCP77 */
656         { PCI_VDEVICE(NVIDIA, 0x0ab4), board_ahci },            /* MCP79 */
657         { PCI_VDEVICE(NVIDIA, 0x0ab5), board_ahci },            /* MCP79 */
658         { PCI_VDEVICE(NVIDIA, 0x0ab6), board_ahci },            /* MCP79 */
659         { PCI_VDEVICE(NVIDIA, 0x0ab7), board_ahci },            /* MCP79 */
660         { PCI_VDEVICE(NVIDIA, 0x0ab8), board_ahci },            /* MCP79 */
661         { PCI_VDEVICE(NVIDIA, 0x0ab9), board_ahci },            /* MCP79 */
662         { PCI_VDEVICE(NVIDIA, 0x0aba), board_ahci },            /* MCP79 */
663         { PCI_VDEVICE(NVIDIA, 0x0abb), board_ahci },            /* MCP79 */
664         { PCI_VDEVICE(NVIDIA, 0x0abc), board_ahci },            /* MCP79 */
665         { PCI_VDEVICE(NVIDIA, 0x0abd), board_ahci },            /* MCP79 */
666         { PCI_VDEVICE(NVIDIA, 0x0abe), board_ahci },            /* MCP79 */
667         { PCI_VDEVICE(NVIDIA, 0x0abf), board_ahci },            /* MCP79 */
668         { PCI_VDEVICE(NVIDIA, 0x0d84), board_ahci },            /* MCP89 */
669         { PCI_VDEVICE(NVIDIA, 0x0d85), board_ahci },            /* MCP89 */
670         { PCI_VDEVICE(NVIDIA, 0x0d86), board_ahci },            /* MCP89 */
671         { PCI_VDEVICE(NVIDIA, 0x0d87), board_ahci },            /* MCP89 */
672         { PCI_VDEVICE(NVIDIA, 0x0d88), board_ahci },            /* MCP89 */
673         { PCI_VDEVICE(NVIDIA, 0x0d89), board_ahci },            /* MCP89 */
674         { PCI_VDEVICE(NVIDIA, 0x0d8a), board_ahci },            /* MCP89 */
675         { PCI_VDEVICE(NVIDIA, 0x0d8b), board_ahci },            /* MCP89 */
676         { PCI_VDEVICE(NVIDIA, 0x0d8c), board_ahci },            /* MCP89 */
677         { PCI_VDEVICE(NVIDIA, 0x0d8d), board_ahci },            /* MCP89 */
678         { PCI_VDEVICE(NVIDIA, 0x0d8e), board_ahci },            /* MCP89 */
679         { PCI_VDEVICE(NVIDIA, 0x0d8f), board_ahci },            /* MCP89 */
680
681         /* SiS */
682         { PCI_VDEVICE(SI, 0x1184), board_ahci },                /* SiS 966 */
683         { PCI_VDEVICE(SI, 0x1185), board_ahci },                /* SiS 968 */
684         { PCI_VDEVICE(SI, 0x0186), board_ahci },                /* SiS 968 */
685
686         /* Marvell */
687         { PCI_VDEVICE(MARVELL, 0x6145), board_ahci_mv },        /* 6145 */
688         { PCI_VDEVICE(MARVELL, 0x6121), board_ahci_mv },        /* 6121 */
689
690         /* Promise */
691         { PCI_VDEVICE(PROMISE, 0x3f20), board_ahci },   /* PDC42819 */
692
693         /* Generic, PCI class code for AHCI */
694         { PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
695           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci },
696
697         { }     /* terminate list */
698 };
699
700
701 static struct pci_driver ahci_pci_driver = {
702         .name                   = DRV_NAME,
703         .id_table               = ahci_pci_tbl,
704         .probe                  = ahci_init_one,
705         .remove                 = ata_pci_remove_one,
706 #ifdef CONFIG_PM
707         .suspend                = ahci_pci_device_suspend,
708         .resume                 = ahci_pci_device_resume,
709 #endif
710 };
711
712 static int ahci_em_messages = 1;
713 module_param(ahci_em_messages, int, 0444);
714 /* add other LED protocol types when they become supported */
715 MODULE_PARM_DESC(ahci_em_messages,
716         "Set AHCI Enclosure Management Message type (0 = disabled, 1 = LED");
717
718 #if defined(CONFIG_PATA_MARVELL) || defined(CONFIG_PATA_MARVELL_MODULE)
719 static int marvell_enable;
720 #else
721 static int marvell_enable = 1;
722 #endif
723 module_param(marvell_enable, int, 0644);
724 MODULE_PARM_DESC(marvell_enable, "Marvell SATA via AHCI (1 = enabled)");
725
726
727 static inline int ahci_nr_ports(u32 cap)
728 {
729         return (cap & 0x1f) + 1;
730 }
731
732 static inline void __iomem *__ahci_port_base(struct ata_host *host,
733                                              unsigned int port_no)
734 {
735         struct ahci_host_priv *hpriv = host->private_data;
736         void __iomem *mmio = hpriv->mmio;
737
738         return mmio + 0x100 + (port_no * 0x80);
739 }
740
741 static inline void __iomem *ahci_port_base(struct ata_port *ap)
742 {
743         return __ahci_port_base(ap->host, ap->port_no);
744 }
745
746 static void ahci_enable_ahci(void __iomem *mmio)
747 {
748         int i;
749         u32 tmp;
750
751         /* turn on AHCI_EN */
752         tmp = readl(mmio + HOST_CTL);
753         if (tmp & HOST_AHCI_EN)
754                 return;
755
756         /* Some controllers need AHCI_EN to be written multiple times.
757          * Try a few times before giving up.
758          */
759         for (i = 0; i < 5; i++) {
760                 tmp |= HOST_AHCI_EN;
761                 writel(tmp, mmio + HOST_CTL);
762                 tmp = readl(mmio + HOST_CTL);   /* flush && sanity check */
763                 if (tmp & HOST_AHCI_EN)
764                         return;
765                 msleep(10);
766         }
767
768         WARN_ON(1);
769 }
770
771 static ssize_t ahci_show_host_caps(struct device *dev,
772                                    struct device_attribute *attr, char *buf)
773 {
774         struct Scsi_Host *shost = class_to_shost(dev);
775         struct ata_port *ap = ata_shost_to_port(shost);
776         struct ahci_host_priv *hpriv = ap->host->private_data;
777
778         return sprintf(buf, "%x\n", hpriv->cap);
779 }
780
781 static ssize_t ahci_show_host_cap2(struct device *dev,
782                                    struct device_attribute *attr, char *buf)
783 {
784         struct Scsi_Host *shost = class_to_shost(dev);
785         struct ata_port *ap = ata_shost_to_port(shost);
786         struct ahci_host_priv *hpriv = ap->host->private_data;
787
788         return sprintf(buf, "%x\n", hpriv->cap2);
789 }
790
791 static ssize_t ahci_show_host_version(struct device *dev,
792                                    struct device_attribute *attr, char *buf)
793 {
794         struct Scsi_Host *shost = class_to_shost(dev);
795         struct ata_port *ap = ata_shost_to_port(shost);
796         struct ahci_host_priv *hpriv = ap->host->private_data;
797         void __iomem *mmio = hpriv->mmio;
798
799         return sprintf(buf, "%x\n", readl(mmio + HOST_VERSION));
800 }
801
802 static ssize_t ahci_show_port_cmd(struct device *dev,
803                                   struct device_attribute *attr, char *buf)
804 {
805         struct Scsi_Host *shost = class_to_shost(dev);
806         struct ata_port *ap = ata_shost_to_port(shost);
807         void __iomem *port_mmio = ahci_port_base(ap);
808
809         return sprintf(buf, "%x\n", readl(port_mmio + PORT_CMD));
810 }
811
812 /**
813  *      ahci_save_initial_config - Save and fixup initial config values
814  *      @dev: target AHCI device
815  *      @hpriv: host private area to store config values
816  *      @force_port_map: force port map to a specified value
817  *      @mask_port_map: mask out particular bits from port map
818  *
819  *      Some registers containing configuration info might be setup by
820  *      BIOS and might be cleared on reset.  This function saves the
821  *      initial values of those registers into @hpriv such that they
822  *      can be restored after controller reset.
823  *
824  *      If inconsistent, config values are fixed up by this function.
825  *
826  *      LOCKING:
827  *      None.
828  */
829 static void ahci_save_initial_config(struct device *dev,
830                                      struct ahci_host_priv *hpriv,
831                                      unsigned int force_port_map,
832                                      unsigned int mask_port_map)
833 {
834         void __iomem *mmio = hpriv->mmio;
835         u32 cap, cap2, vers, port_map;
836         int i;
837
838         /* make sure AHCI mode is enabled before accessing CAP */
839         ahci_enable_ahci(mmio);
840
841         /* Values prefixed with saved_ are written back to host after
842          * reset.  Values without are used for driver operation.
843          */
844         hpriv->saved_cap = cap = readl(mmio + HOST_CAP);
845         hpriv->saved_port_map = port_map = readl(mmio + HOST_PORTS_IMPL);
846
847         /* CAP2 register is only defined for AHCI 1.2 and later */
848         vers = readl(mmio + HOST_VERSION);
849         if ((vers >> 16) > 1 ||
850            ((vers >> 16) == 1 && (vers & 0xFFFF) >= 0x200))
851                 hpriv->saved_cap2 = cap2 = readl(mmio + HOST_CAP2);
852         else
853                 hpriv->saved_cap2 = cap2 = 0;
854
855         /* some chips have errata preventing 64bit use */
856         if ((cap & HOST_CAP_64) && (hpriv->flags & AHCI_HFLAG_32BIT_ONLY)) {
857                 dev_printk(KERN_INFO, dev,
858                            "controller can't do 64bit DMA, forcing 32bit\n");
859                 cap &= ~HOST_CAP_64;
860         }
861
862         if ((cap & HOST_CAP_NCQ) && (hpriv->flags & AHCI_HFLAG_NO_NCQ)) {
863                 dev_printk(KERN_INFO, dev,
864                            "controller can't do NCQ, turning off CAP_NCQ\n");
865                 cap &= ~HOST_CAP_NCQ;
866         }
867
868         if (!(cap & HOST_CAP_NCQ) && (hpriv->flags & AHCI_HFLAG_YES_NCQ)) {
869                 dev_printk(KERN_INFO, dev,
870                            "controller can do NCQ, turning on CAP_NCQ\n");
871                 cap |= HOST_CAP_NCQ;
872         }
873
874         if ((cap & HOST_CAP_PMP) && (hpriv->flags & AHCI_HFLAG_NO_PMP)) {
875                 dev_printk(KERN_INFO, dev,
876                            "controller can't do PMP, turning off CAP_PMP\n");
877                 cap &= ~HOST_CAP_PMP;
878         }
879
880         if ((cap & HOST_CAP_SNTF) && (hpriv->flags & AHCI_HFLAG_NO_SNTF)) {
881                 dev_printk(KERN_INFO, dev,
882                            "controller can't do SNTF, turning off CAP_SNTF\n");
883                 cap &= ~HOST_CAP_SNTF;
884         }
885
886         if (force_port_map && port_map != force_port_map) {
887                 dev_printk(KERN_INFO, dev, "forcing port_map 0x%x -> 0x%x\n",
888                            port_map, force_port_map);
889                 port_map = force_port_map;
890         }
891
892         if (mask_port_map) {
893                 dev_printk(KERN_ERR, dev, "masking port_map 0x%x -> 0x%x\n",
894                            port_map,
895                            port_map & mask_port_map);
896                 port_map &= mask_port_map;
897         }
898
899         /* cross check port_map and cap.n_ports */
900         if (port_map) {
901                 int map_ports = 0;
902
903                 for (i = 0; i < AHCI_MAX_PORTS; i++)
904                         if (port_map & (1 << i))
905                                 map_ports++;
906
907                 /* If PI has more ports than n_ports, whine, clear
908                  * port_map and let it be generated from n_ports.
909                  */
910                 if (map_ports > ahci_nr_ports(cap)) {
911                         dev_printk(KERN_WARNING, dev,
912                                    "implemented port map (0x%x) contains more "
913                                    "ports than nr_ports (%u), using nr_ports\n",
914                                    port_map, ahci_nr_ports(cap));
915                         port_map = 0;
916                 }
917         }
918
919         /* fabricate port_map from cap.nr_ports */
920         if (!port_map) {
921                 port_map = (1 << ahci_nr_ports(cap)) - 1;
922                 dev_printk(KERN_WARNING, dev,
923                            "forcing PORTS_IMPL to 0x%x\n", port_map);
924
925                 /* write the fixed up value to the PI register */
926                 hpriv->saved_port_map = port_map;
927         }
928
929         /* record values to use during operation */
930         hpriv->cap = cap;
931         hpriv->cap2 = cap2;
932         hpriv->port_map = port_map;
933 }
934
935 static void ahci_pci_save_initial_config(struct pci_dev *pdev,
936                                          struct ahci_host_priv *hpriv)
937 {
938         unsigned int force_port_map = 0;
939         unsigned int mask_port_map = 0;
940
941         if (pdev->vendor == PCI_VENDOR_ID_JMICRON && pdev->device == 0x2361) {
942                 dev_info(&pdev->dev, "JMB361 has only one port\n");
943                 force_port_map = 1;
944         }
945
946         /*
947          * Temporary Marvell 6145 hack: PATA port presence
948          * is asserted through the standard AHCI port
949          * presence register, as bit 4 (counting from 0)
950          */
951         if (hpriv->flags & AHCI_HFLAG_MV_PATA) {
952                 if (pdev->device == 0x6121)
953                         mask_port_map = 0x3;
954                 else
955                         mask_port_map = 0xf;
956                 dev_info(&pdev->dev,
957                           "Disabling your PATA port. Use the boot option 'ahci.marvell_enable=0' to avoid this.\n");
958         }
959
960         ahci_save_initial_config(&pdev->dev, hpriv, force_port_map,
961                                  mask_port_map);
962 }
963
964 /**
965  *      ahci_restore_initial_config - Restore initial config
966  *      @host: target ATA host
967  *
968  *      Restore initial config stored by ahci_save_initial_config().
969  *
970  *      LOCKING:
971  *      None.
972  */
973 static void ahci_restore_initial_config(struct ata_host *host)
974 {
975         struct ahci_host_priv *hpriv = host->private_data;
976         void __iomem *mmio = hpriv->mmio;
977
978         writel(hpriv->saved_cap, mmio + HOST_CAP);
979         if (hpriv->saved_cap2)
980                 writel(hpriv->saved_cap2, mmio + HOST_CAP2);
981         writel(hpriv->saved_port_map, mmio + HOST_PORTS_IMPL);
982         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
983 }
984
985 static unsigned ahci_scr_offset(struct ata_port *ap, unsigned int sc_reg)
986 {
987         static const int offset[] = {
988                 [SCR_STATUS]            = PORT_SCR_STAT,
989                 [SCR_CONTROL]           = PORT_SCR_CTL,
990                 [SCR_ERROR]             = PORT_SCR_ERR,
991                 [SCR_ACTIVE]            = PORT_SCR_ACT,
992                 [SCR_NOTIFICATION]      = PORT_SCR_NTF,
993         };
994         struct ahci_host_priv *hpriv = ap->host->private_data;
995
996         if (sc_reg < ARRAY_SIZE(offset) &&
997             (sc_reg != SCR_NOTIFICATION || (hpriv->cap & HOST_CAP_SNTF)))
998                 return offset[sc_reg];
999         return 0;
1000 }
1001
1002 static int ahci_scr_read(struct ata_link *link, unsigned int sc_reg, u32 *val)
1003 {
1004         void __iomem *port_mmio = ahci_port_base(link->ap);
1005         int offset = ahci_scr_offset(link->ap, sc_reg);
1006
1007         if (offset) {
1008                 *val = readl(port_mmio + offset);
1009                 return 0;
1010         }
1011         return -EINVAL;
1012 }
1013
1014 static int ahci_scr_write(struct ata_link *link, unsigned int sc_reg, u32 val)
1015 {
1016         void __iomem *port_mmio = ahci_port_base(link->ap);
1017         int offset = ahci_scr_offset(link->ap, sc_reg);
1018
1019         if (offset) {
1020                 writel(val, port_mmio + offset);
1021                 return 0;
1022         }
1023         return -EINVAL;
1024 }
1025
1026 static void ahci_start_engine(struct ata_port *ap)
1027 {
1028         void __iomem *port_mmio = ahci_port_base(ap);
1029         u32 tmp;
1030
1031         /* start DMA */
1032         tmp = readl(port_mmio + PORT_CMD);
1033         tmp |= PORT_CMD_START;
1034         writel(tmp, port_mmio + PORT_CMD);
1035         readl(port_mmio + PORT_CMD); /* flush */
1036 }
1037
1038 static int ahci_stop_engine(struct ata_port *ap)
1039 {
1040         void __iomem *port_mmio = ahci_port_base(ap);
1041         u32 tmp;
1042
1043         tmp = readl(port_mmio + PORT_CMD);
1044
1045         /* check if the HBA is idle */
1046         if ((tmp & (PORT_CMD_START | PORT_CMD_LIST_ON)) == 0)
1047                 return 0;
1048
1049         /* setting HBA to idle */
1050         tmp &= ~PORT_CMD_START;
1051         writel(tmp, port_mmio + PORT_CMD);
1052
1053         /* wait for engine to stop. This could be as long as 500 msec */
1054         tmp = ata_wait_register(port_mmio + PORT_CMD,
1055                                 PORT_CMD_LIST_ON, PORT_CMD_LIST_ON, 1, 500);
1056         if (tmp & PORT_CMD_LIST_ON)
1057                 return -EIO;
1058
1059         return 0;
1060 }
1061
1062 static void ahci_start_fis_rx(struct ata_port *ap)
1063 {
1064         void __iomem *port_mmio = ahci_port_base(ap);
1065         struct ahci_host_priv *hpriv = ap->host->private_data;
1066         struct ahci_port_priv *pp = ap->private_data;
1067         u32 tmp;
1068
1069         /* set FIS registers */
1070         if (hpriv->cap & HOST_CAP_64)
1071                 writel((pp->cmd_slot_dma >> 16) >> 16,
1072                        port_mmio + PORT_LST_ADDR_HI);
1073         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
1074
1075         if (hpriv->cap & HOST_CAP_64)
1076                 writel((pp->rx_fis_dma >> 16) >> 16,
1077                        port_mmio + PORT_FIS_ADDR_HI);
1078         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
1079
1080         /* enable FIS reception */
1081         tmp = readl(port_mmio + PORT_CMD);
1082         tmp |= PORT_CMD_FIS_RX;
1083         writel(tmp, port_mmio + PORT_CMD);
1084
1085         /* flush */
1086         readl(port_mmio + PORT_CMD);
1087 }
1088
1089 static int ahci_stop_fis_rx(struct ata_port *ap)
1090 {
1091         void __iomem *port_mmio = ahci_port_base(ap);
1092         u32 tmp;
1093
1094         /* disable FIS reception */
1095         tmp = readl(port_mmio + PORT_CMD);
1096         tmp &= ~PORT_CMD_FIS_RX;
1097         writel(tmp, port_mmio + PORT_CMD);
1098
1099         /* wait for completion, spec says 500ms, give it 1000 */
1100         tmp = ata_wait_register(port_mmio + PORT_CMD, PORT_CMD_FIS_ON,
1101                                 PORT_CMD_FIS_ON, 10, 1000);
1102         if (tmp & PORT_CMD_FIS_ON)
1103                 return -EBUSY;
1104
1105         return 0;
1106 }
1107
1108 static void ahci_power_up(struct ata_port *ap)
1109 {
1110         struct ahci_host_priv *hpriv = ap->host->private_data;
1111         void __iomem *port_mmio = ahci_port_base(ap);
1112         u32 cmd;
1113
1114         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
1115
1116         /* spin up device */
1117         if (hpriv->cap & HOST_CAP_SSS) {
1118                 cmd |= PORT_CMD_SPIN_UP;
1119                 writel(cmd, port_mmio + PORT_CMD);
1120         }
1121
1122         /* wake up link */
1123         writel(cmd | PORT_CMD_ICC_ACTIVE, port_mmio + PORT_CMD);
1124 }
1125
1126 static void ahci_disable_alpm(struct ata_port *ap)
1127 {
1128         struct ahci_host_priv *hpriv = ap->host->private_data;
1129         void __iomem *port_mmio = ahci_port_base(ap);
1130         u32 cmd;
1131         struct ahci_port_priv *pp = ap->private_data;
1132
1133         /* IPM bits should be disabled by libata-core */
1134         /* get the existing command bits */
1135         cmd = readl(port_mmio + PORT_CMD);
1136
1137         /* disable ALPM and ASP */
1138         cmd &= ~PORT_CMD_ASP;
1139         cmd &= ~PORT_CMD_ALPE;
1140
1141         /* force the interface back to active */
1142         cmd |= PORT_CMD_ICC_ACTIVE;
1143
1144         /* write out new cmd value */
1145         writel(cmd, port_mmio + PORT_CMD);
1146         cmd = readl(port_mmio + PORT_CMD);
1147
1148         /* wait 10ms to be sure we've come out of any low power state */
1149         msleep(10);
1150
1151         /* clear out any PhyRdy stuff from interrupt status */
1152         writel(PORT_IRQ_PHYRDY, port_mmio + PORT_IRQ_STAT);
1153
1154         /* go ahead and clean out PhyRdy Change from Serror too */
1155         ahci_scr_write(&ap->link, SCR_ERROR, ((1 << 16) | (1 << 18)));
1156
1157         /*
1158          * Clear flag to indicate that we should ignore all PhyRdy
1159          * state changes
1160          */
1161         hpriv->flags &= ~AHCI_HFLAG_NO_HOTPLUG;
1162
1163         /*
1164          * Enable interrupts on Phy Ready.
1165          */
1166         pp->intr_mask |= PORT_IRQ_PHYRDY;
1167         writel(pp->intr_mask, port_mmio + PORT_IRQ_MASK);
1168
1169         /*
1170          * don't change the link pm policy - we can be called
1171          * just to turn of link pm temporarily
1172          */
1173 }
1174
1175 static int ahci_enable_alpm(struct ata_port *ap,
1176         enum link_pm policy)
1177 {
1178         struct ahci_host_priv *hpriv = ap->host->private_data;
1179         void __iomem *port_mmio = ahci_port_base(ap);
1180         u32 cmd;
1181         struct ahci_port_priv *pp = ap->private_data;
1182         u32 asp;
1183
1184         /* Make sure the host is capable of link power management */
1185         if (!(hpriv->cap & HOST_CAP_ALPM))
1186                 return -EINVAL;
1187
1188         switch (policy) {
1189         case MAX_PERFORMANCE:
1190         case NOT_AVAILABLE:
1191                 /*
1192                  * if we came here with NOT_AVAILABLE,
1193                  * it just means this is the first time we
1194                  * have tried to enable - default to max performance,
1195                  * and let the user go to lower power modes on request.
1196                  */
1197                 ahci_disable_alpm(ap);
1198                 return 0;
1199         case MIN_POWER:
1200                 /* configure HBA to enter SLUMBER */
1201                 asp = PORT_CMD_ASP;
1202                 break;
1203         case MEDIUM_POWER:
1204                 /* configure HBA to enter PARTIAL */
1205                 asp = 0;
1206                 break;
1207         default:
1208                 return -EINVAL;
1209         }
1210
1211         /*
1212          * Disable interrupts on Phy Ready. This keeps us from
1213          * getting woken up due to spurious phy ready interrupts
1214          * TBD - Hot plug should be done via polling now, is
1215          * that even supported?
1216          */
1217         pp->intr_mask &= ~PORT_IRQ_PHYRDY;
1218         writel(pp->intr_mask, port_mmio + PORT_IRQ_MASK);
1219
1220         /*
1221          * Set a flag to indicate that we should ignore all PhyRdy
1222          * state changes since these can happen now whenever we
1223          * change link state
1224          */
1225         hpriv->flags |= AHCI_HFLAG_NO_HOTPLUG;
1226
1227         /* get the existing command bits */
1228         cmd = readl(port_mmio + PORT_CMD);
1229
1230         /*
1231          * Set ASP based on Policy
1232          */
1233         cmd |= asp;
1234
1235         /*
1236          * Setting this bit will instruct the HBA to aggressively
1237          * enter a lower power link state when it's appropriate and
1238          * based on the value set above for ASP
1239          */
1240         cmd |= PORT_CMD_ALPE;
1241
1242         /* write out new cmd value */
1243         writel(cmd, port_mmio + PORT_CMD);
1244         cmd = readl(port_mmio + PORT_CMD);
1245
1246         /* IPM bits should be set by libata-core */
1247         return 0;
1248 }
1249
1250 #ifdef CONFIG_PM
1251 static void ahci_power_down(struct ata_port *ap)
1252 {
1253         struct ahci_host_priv *hpriv = ap->host->private_data;
1254         void __iomem *port_mmio = ahci_port_base(ap);
1255         u32 cmd, scontrol;
1256
1257         if (!(hpriv->cap & HOST_CAP_SSS))
1258                 return;
1259
1260         /* put device into listen mode, first set PxSCTL.DET to 0 */
1261         scontrol = readl(port_mmio + PORT_SCR_CTL);
1262         scontrol &= ~0xf;
1263         writel(scontrol, port_mmio + PORT_SCR_CTL);
1264
1265         /* then set PxCMD.SUD to 0 */
1266         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
1267         cmd &= ~PORT_CMD_SPIN_UP;
1268         writel(cmd, port_mmio + PORT_CMD);
1269 }
1270 #endif
1271
1272 static void ahci_start_port(struct ata_port *ap)
1273 {
1274         struct ahci_port_priv *pp = ap->private_data;
1275         struct ata_link *link;
1276         struct ahci_em_priv *emp;
1277         ssize_t rc;
1278         int i;
1279
1280         /* enable FIS reception */
1281         ahci_start_fis_rx(ap);
1282
1283         /* enable DMA */
1284         ahci_start_engine(ap);
1285
1286         /* turn on LEDs */
1287         if (ap->flags & ATA_FLAG_EM) {
1288                 ata_for_each_link(link, ap, EDGE) {
1289                         emp = &pp->em_priv[link->pmp];
1290
1291                         /* EM Transmit bit maybe busy during init */
1292                         for (i = 0; i < EM_MAX_RETRY; i++) {
1293                                 rc = ahci_transmit_led_message(ap,
1294                                                                emp->led_state,
1295                                                                4);
1296                                 if (rc == -EBUSY)
1297                                         msleep(1);
1298                                 else
1299                                         break;
1300                         }
1301                 }
1302         }
1303
1304         if (ap->flags & ATA_FLAG_SW_ACTIVITY)
1305                 ata_for_each_link(link, ap, EDGE)
1306                         ahci_init_sw_activity(link);
1307
1308 }
1309
1310 static int ahci_deinit_port(struct ata_port *ap, const char **emsg)
1311 {
1312         int rc;
1313
1314         /* disable DMA */
1315         rc = ahci_stop_engine(ap);
1316         if (rc) {
1317                 *emsg = "failed to stop engine";
1318                 return rc;
1319         }
1320
1321         /* disable FIS reception */
1322         rc = ahci_stop_fis_rx(ap);
1323         if (rc) {
1324                 *emsg = "failed stop FIS RX";
1325                 return rc;
1326         }
1327
1328         return 0;
1329 }
1330
1331 static int ahci_reset_controller(struct ata_host *host)
1332 {
1333         struct ahci_host_priv *hpriv = host->private_data;
1334         void __iomem *mmio = hpriv->mmio;
1335         u32 tmp;
1336
1337         /* we must be in AHCI mode, before using anything
1338          * AHCI-specific, such as HOST_RESET.
1339          */
1340         ahci_enable_ahci(mmio);
1341
1342         /* global controller reset */
1343         if (!ahci_skip_host_reset) {
1344                 tmp = readl(mmio + HOST_CTL);
1345                 if ((tmp & HOST_RESET) == 0) {
1346                         writel(tmp | HOST_RESET, mmio + HOST_CTL);
1347                         readl(mmio + HOST_CTL); /* flush */
1348                 }
1349
1350                 /*
1351                  * to perform host reset, OS should set HOST_RESET
1352                  * and poll until this bit is read to be "0".
1353                  * reset must complete within 1 second, or
1354                  * the hardware should be considered fried.
1355                  */
1356                 tmp = ata_wait_register(mmio + HOST_CTL, HOST_RESET,
1357                                         HOST_RESET, 10, 1000);
1358
1359                 if (tmp & HOST_RESET) {
1360                         dev_printk(KERN_ERR, host->dev,
1361                                    "controller reset failed (0x%x)\n", tmp);
1362                         return -EIO;
1363                 }
1364
1365                 /* turn on AHCI mode */
1366                 ahci_enable_ahci(mmio);
1367
1368                 /* Some registers might be cleared on reset.  Restore
1369                  * initial values.
1370                  */
1371                 ahci_restore_initial_config(host);
1372         } else
1373                 dev_printk(KERN_INFO, host->dev,
1374                            "skipping global host reset\n");
1375
1376         return 0;
1377 }
1378
1379 static int ahci_pci_reset_controller(struct ata_host *host)
1380 {
1381         struct pci_dev *pdev = to_pci_dev(host->dev);
1382
1383         ahci_reset_controller(host);
1384
1385         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
1386                 struct ahci_host_priv *hpriv = host->private_data;
1387                 u16 tmp16;
1388
1389                 /* configure PCS */
1390                 pci_read_config_word(pdev, 0x92, &tmp16);
1391                 if ((tmp16 & hpriv->port_map) != hpriv->port_map) {
1392                         tmp16 |= hpriv->port_map;
1393                         pci_write_config_word(pdev, 0x92, tmp16);
1394                 }
1395         }
1396
1397         return 0;
1398 }
1399
1400 static void ahci_sw_activity(struct ata_link *link)
1401 {
1402         struct ata_port *ap = link->ap;
1403         struct ahci_port_priv *pp = ap->private_data;
1404         struct ahci_em_priv *emp = &pp->em_priv[link->pmp];
1405
1406         if (!(link->flags & ATA_LFLAG_SW_ACTIVITY))
1407                 return;
1408
1409         emp->activity++;
1410         if (!timer_pending(&emp->timer))
1411                 mod_timer(&emp->timer, jiffies + msecs_to_jiffies(10));
1412 }
1413
1414 static void ahci_sw_activity_blink(unsigned long arg)
1415 {
1416         struct ata_link *link = (struct ata_link *)arg;
1417         struct ata_port *ap = link->ap;
1418         struct ahci_port_priv *pp = ap->private_data;
1419         struct ahci_em_priv *emp = &pp->em_priv[link->pmp];
1420         unsigned long led_message = emp->led_state;
1421         u32 activity_led_state;
1422         unsigned long flags;
1423
1424         led_message &= EM_MSG_LED_VALUE;
1425         led_message |= ap->port_no | (link->pmp << 8);
1426
1427         /* check to see if we've had activity.  If so,
1428          * toggle state of LED and reset timer.  If not,
1429          * turn LED to desired idle state.
1430          */
1431         spin_lock_irqsave(ap->lock, flags);
1432         if (emp->saved_activity != emp->activity) {
1433                 emp->saved_activity = emp->activity;
1434                 /* get the current LED state */
1435                 activity_led_state = led_message & EM_MSG_LED_VALUE_ON;
1436
1437                 if (activity_led_state)
1438                         activity_led_state = 0;
1439                 else
1440                         activity_led_state = 1;
1441
1442                 /* clear old state */
1443                 led_message &= ~EM_MSG_LED_VALUE_ACTIVITY;
1444
1445                 /* toggle state */
1446                 led_message |= (activity_led_state << 16);
1447                 mod_timer(&emp->timer, jiffies + msecs_to_jiffies(100));
1448         } else {
1449                 /* switch to idle */
1450                 led_message &= ~EM_MSG_LED_VALUE_ACTIVITY;
1451                 if (emp->blink_policy == BLINK_OFF)
1452                         led_message |= (1 << 16);
1453         }
1454         spin_unlock_irqrestore(ap->lock, flags);
1455         ahci_transmit_led_message(ap, led_message, 4);
1456 }
1457
1458 static void ahci_init_sw_activity(struct ata_link *link)
1459 {
1460         struct ata_port *ap = link->ap;
1461         struct ahci_port_priv *pp = ap->private_data;
1462         struct ahci_em_priv *emp = &pp->em_priv[link->pmp];
1463
1464         /* init activity stats, setup timer */
1465         emp->saved_activity = emp->activity = 0;
1466         setup_timer(&emp->timer, ahci_sw_activity_blink, (unsigned long)link);
1467
1468         /* check our blink policy and set flag for link if it's enabled */
1469         if (emp->blink_policy)
1470                 link->flags |= ATA_LFLAG_SW_ACTIVITY;
1471 }
1472
1473 static int ahci_reset_em(struct ata_host *host)
1474 {
1475         struct ahci_host_priv *hpriv = host->private_data;
1476         void __iomem *mmio = hpriv->mmio;
1477         u32 em_ctl;
1478
1479         em_ctl = readl(mmio + HOST_EM_CTL);
1480         if ((em_ctl & EM_CTL_TM) || (em_ctl & EM_CTL_RST))
1481                 return -EINVAL;
1482
1483         writel(em_ctl | EM_CTL_RST, mmio + HOST_EM_CTL);
1484         return 0;
1485 }
1486
1487 static ssize_t ahci_transmit_led_message(struct ata_port *ap, u32 state,
1488                                         ssize_t size)
1489 {
1490         struct ahci_host_priv *hpriv = ap->host->private_data;
1491         struct ahci_port_priv *pp = ap->private_data;
1492         void __iomem *mmio = hpriv->mmio;
1493         u32 em_ctl;
1494         u32 message[] = {0, 0};
1495         unsigned long flags;
1496         int pmp;
1497         struct ahci_em_priv *emp;
1498
1499         /* get the slot number from the message */
1500         pmp = (state & EM_MSG_LED_PMP_SLOT) >> 8;
1501         if (pmp < EM_MAX_SLOTS)
1502                 emp = &pp->em_priv[pmp];
1503         else
1504                 return -EINVAL;
1505
1506         spin_lock_irqsave(ap->lock, flags);
1507
1508         /*
1509          * if we are still busy transmitting a previous message,
1510          * do not allow
1511          */
1512         em_ctl = readl(mmio + HOST_EM_CTL);
1513         if (em_ctl & EM_CTL_TM) {
1514                 spin_unlock_irqrestore(ap->lock, flags);
1515                 return -EBUSY;
1516         }
1517
1518         /*
1519          * create message header - this is all zero except for
1520          * the message size, which is 4 bytes.
1521          */
1522         message[0] |= (4 << 8);
1523
1524         /* ignore 0:4 of byte zero, fill in port info yourself */
1525         message[1] = ((state & ~EM_MSG_LED_HBA_PORT) | ap->port_no);
1526
1527         /* write message to EM_LOC */
1528         writel(message[0], mmio + hpriv->em_loc);
1529         writel(message[1], mmio + hpriv->em_loc+4);
1530
1531         /* save off new led state for port/slot */
1532         emp->led_state = state;
1533
1534         /*
1535          * tell hardware to transmit the message
1536          */
1537         writel(em_ctl | EM_CTL_TM, mmio + HOST_EM_CTL);
1538
1539         spin_unlock_irqrestore(ap->lock, flags);
1540         return size;
1541 }
1542
1543 static ssize_t ahci_led_show(struct ata_port *ap, char *buf)
1544 {
1545         struct ahci_port_priv *pp = ap->private_data;
1546         struct ata_link *link;
1547         struct ahci_em_priv *emp;
1548         int rc = 0;
1549
1550         ata_for_each_link(link, ap, EDGE) {
1551                 emp = &pp->em_priv[link->pmp];
1552                 rc += sprintf(buf, "%lx\n", emp->led_state);
1553         }
1554         return rc;
1555 }
1556
1557 static ssize_t ahci_led_store(struct ata_port *ap, const char *buf,
1558                                 size_t size)
1559 {
1560         int state;
1561         int pmp;
1562         struct ahci_port_priv *pp = ap->private_data;
1563         struct ahci_em_priv *emp;
1564
1565         state = simple_strtoul(buf, NULL, 0);
1566
1567         /* get the slot number from the message */
1568         pmp = (state & EM_MSG_LED_PMP_SLOT) >> 8;
1569         if (pmp < EM_MAX_SLOTS)
1570                 emp = &pp->em_priv[pmp];
1571         else
1572                 return -EINVAL;
1573
1574         /* mask off the activity bits if we are in sw_activity
1575          * mode, user should turn off sw_activity before setting
1576          * activity led through em_message
1577          */
1578         if (emp->blink_policy)
1579                 state &= ~EM_MSG_LED_VALUE_ACTIVITY;
1580
1581         return ahci_transmit_led_message(ap, state, size);
1582 }
1583
1584 static ssize_t ahci_activity_store(struct ata_device *dev, enum sw_activity val)
1585 {
1586         struct ata_link *link = dev->link;
1587         struct ata_port *ap = link->ap;
1588         struct ahci_port_priv *pp = ap->private_data;
1589         struct ahci_em_priv *emp = &pp->em_priv[link->pmp];
1590         u32 port_led_state = emp->led_state;
1591
1592         /* save the desired Activity LED behavior */
1593         if (val == OFF) {
1594                 /* clear LFLAG */
1595                 link->flags &= ~(ATA_LFLAG_SW_ACTIVITY);
1596
1597                 /* set the LED to OFF */
1598                 port_led_state &= EM_MSG_LED_VALUE_OFF;
1599                 port_led_state |= (ap->port_no | (link->pmp << 8));
1600                 ahci_transmit_led_message(ap, port_led_state, 4);
1601         } else {
1602                 link->flags |= ATA_LFLAG_SW_ACTIVITY;
1603                 if (val == BLINK_OFF) {
1604                         /* set LED to ON for idle */
1605                         port_led_state &= EM_MSG_LED_VALUE_OFF;
1606                         port_led_state |= (ap->port_no | (link->pmp << 8));
1607                         port_led_state |= EM_MSG_LED_VALUE_ON; /* check this */
1608                         ahci_transmit_led_message(ap, port_led_state, 4);
1609                 }
1610         }
1611         emp->blink_policy = val;
1612         return 0;
1613 }
1614
1615 static ssize_t ahci_activity_show(struct ata_device *dev, char *buf)
1616 {
1617         struct ata_link *link = dev->link;
1618         struct ata_port *ap = link->ap;
1619         struct ahci_port_priv *pp = ap->private_data;
1620         struct ahci_em_priv *emp = &pp->em_priv[link->pmp];
1621
1622         /* display the saved value of activity behavior for this
1623          * disk.
1624          */
1625         return sprintf(buf, "%d\n", emp->blink_policy);
1626 }
1627
1628 static void ahci_port_init(struct device *dev, struct ata_port *ap,
1629                            int port_no, void __iomem *mmio,
1630                            void __iomem *port_mmio)
1631 {
1632         const char *emsg = NULL;
1633         int rc;
1634         u32 tmp;
1635
1636         /* make sure port is not active */
1637         rc = ahci_deinit_port(ap, &emsg);
1638         if (rc)
1639                 dev_warn(dev, "%s (%d)\n", emsg, rc);
1640
1641         /* clear SError */
1642         tmp = readl(port_mmio + PORT_SCR_ERR);
1643         VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
1644         writel(tmp, port_mmio + PORT_SCR_ERR);
1645
1646         /* clear port IRQ */
1647         tmp = readl(port_mmio + PORT_IRQ_STAT);
1648         VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
1649         if (tmp)
1650                 writel(tmp, port_mmio + PORT_IRQ_STAT);
1651
1652         writel(1 << port_no, mmio + HOST_IRQ_STAT);
1653 }
1654
1655 static void ahci_init_controller(struct ata_host *host)
1656 {
1657         struct ahci_host_priv *hpriv = host->private_data;
1658         struct pci_dev *pdev = to_pci_dev(host->dev);
1659         void __iomem *mmio = hpriv->mmio;
1660         int i;
1661         void __iomem *port_mmio;
1662         u32 tmp;
1663         int mv;
1664
1665         if (hpriv->flags & AHCI_HFLAG_MV_PATA) {
1666                 if (pdev->device == 0x6121)
1667                         mv = 2;
1668                 else
1669                         mv = 4;
1670                 port_mmio = __ahci_port_base(host, mv);
1671
1672                 writel(0, port_mmio + PORT_IRQ_MASK);
1673
1674                 /* clear port IRQ */
1675                 tmp = readl(port_mmio + PORT_IRQ_STAT);
1676                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
1677                 if (tmp)
1678                         writel(tmp, port_mmio + PORT_IRQ_STAT);
1679         }
1680
1681         for (i = 0; i < host->n_ports; i++) {
1682                 struct ata_port *ap = host->ports[i];
1683
1684                 port_mmio = ahci_port_base(ap);
1685                 if (ata_port_is_dummy(ap))
1686                         continue;
1687
1688                 ahci_port_init(host->dev, ap, i, mmio, port_mmio);
1689         }
1690
1691         tmp = readl(mmio + HOST_CTL);
1692         VPRINTK("HOST_CTL 0x%x\n", tmp);
1693         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
1694         tmp = readl(mmio + HOST_CTL);
1695         VPRINTK("HOST_CTL 0x%x\n", tmp);
1696 }
1697
1698 static void ahci_dev_config(struct ata_device *dev)
1699 {
1700         struct ahci_host_priv *hpriv = dev->link->ap->host->private_data;
1701
1702         if (hpriv->flags & AHCI_HFLAG_SECT255) {
1703                 dev->max_sectors = 255;
1704                 ata_dev_printk(dev, KERN_INFO,
1705                                "SB600 AHCI: limiting to 255 sectors per cmd\n");
1706         }
1707 }
1708
1709 static unsigned int ahci_dev_classify(struct ata_port *ap)
1710 {
1711         void __iomem *port_mmio = ahci_port_base(ap);
1712         struct ata_taskfile tf;
1713         u32 tmp;
1714
1715         tmp = readl(port_mmio + PORT_SIG);
1716         tf.lbah         = (tmp >> 24)   & 0xff;
1717         tf.lbam         = (tmp >> 16)   & 0xff;
1718         tf.lbal         = (tmp >> 8)    & 0xff;
1719         tf.nsect        = (tmp)         & 0xff;
1720
1721         return ata_dev_classify(&tf);
1722 }
1723
1724 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
1725                                u32 opts)
1726 {
1727         dma_addr_t cmd_tbl_dma;
1728
1729         cmd_tbl_dma = pp->cmd_tbl_dma + tag * AHCI_CMD_TBL_SZ;
1730
1731         pp->cmd_slot[tag].opts = cpu_to_le32(opts);
1732         pp->cmd_slot[tag].status = 0;
1733         pp->cmd_slot[tag].tbl_addr = cpu_to_le32(cmd_tbl_dma & 0xffffffff);
1734         pp->cmd_slot[tag].tbl_addr_hi = cpu_to_le32((cmd_tbl_dma >> 16) >> 16);
1735 }
1736
1737 static int ahci_kick_engine(struct ata_port *ap)
1738 {
1739         void __iomem *port_mmio = ahci_port_base(ap);
1740         struct ahci_host_priv *hpriv = ap->host->private_data;
1741         u8 status = readl(port_mmio + PORT_TFDATA) & 0xFF;
1742         u32 tmp;
1743         int busy, rc;
1744
1745         /* stop engine */
1746         rc = ahci_stop_engine(ap);
1747         if (rc)
1748                 goto out_restart;
1749
1750         /* need to do CLO?
1751          * always do CLO if PMP is attached (AHCI-1.3 9.2)
1752          */
1753         busy = status & (ATA_BUSY | ATA_DRQ);
1754         if (!busy && !sata_pmp_attached(ap)) {
1755                 rc = 0;
1756                 goto out_restart;
1757         }
1758
1759         if (!(hpriv->cap & HOST_CAP_CLO)) {
1760                 rc = -EOPNOTSUPP;
1761                 goto out_restart;
1762         }
1763
1764         /* perform CLO */
1765         tmp = readl(port_mmio + PORT_CMD);
1766         tmp |= PORT_CMD_CLO;
1767         writel(tmp, port_mmio + PORT_CMD);
1768
1769         rc = 0;
1770         tmp = ata_wait_register(port_mmio + PORT_CMD,
1771                                 PORT_CMD_CLO, PORT_CMD_CLO, 1, 500);
1772         if (tmp & PORT_CMD_CLO)
1773                 rc = -EIO;
1774
1775         /* restart engine */
1776  out_restart:
1777         ahci_start_engine(ap);
1778         return rc;
1779 }
1780
1781 static int ahci_exec_polled_cmd(struct ata_port *ap, int pmp,
1782                                 struct ata_taskfile *tf, int is_cmd, u16 flags,
1783                                 unsigned long timeout_msec)
1784 {
1785         const u32 cmd_fis_len = 5; /* five dwords */
1786         struct ahci_port_priv *pp = ap->private_data;
1787         void __iomem *port_mmio = ahci_port_base(ap);
1788         u8 *fis = pp->cmd_tbl;
1789         u32 tmp;
1790
1791         /* prep the command */
1792         ata_tf_to_fis(tf, pmp, is_cmd, fis);
1793         ahci_fill_cmd_slot(pp, 0, cmd_fis_len | flags | (pmp << 12));
1794
1795         /* issue & wait */
1796         writel(1, port_mmio + PORT_CMD_ISSUE);
1797
1798         if (timeout_msec) {
1799                 tmp = ata_wait_register(port_mmio + PORT_CMD_ISSUE, 0x1, 0x1,
1800                                         1, timeout_msec);
1801                 if (tmp & 0x1) {
1802                         ahci_kick_engine(ap);
1803                         return -EBUSY;
1804                 }
1805         } else
1806                 readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1807
1808         return 0;
1809 }
1810
1811 static int ahci_do_softreset(struct ata_link *link, unsigned int *class,
1812                              int pmp, unsigned long deadline,
1813                              int (*check_ready)(struct ata_link *link))
1814 {
1815         struct ata_port *ap = link->ap;
1816         struct ahci_host_priv *hpriv = ap->host->private_data;
1817         const char *reason = NULL;
1818         unsigned long now, msecs;
1819         struct ata_taskfile tf;
1820         int rc;
1821
1822         DPRINTK("ENTER\n");
1823
1824         /* prepare for SRST (AHCI-1.1 10.4.1) */
1825         rc = ahci_kick_engine(ap);
1826         if (rc && rc != -EOPNOTSUPP)
1827                 ata_link_printk(link, KERN_WARNING,
1828                                 "failed to reset engine (errno=%d)\n", rc);
1829
1830         ata_tf_init(link->device, &tf);
1831
1832         /* issue the first D2H Register FIS */
1833         msecs = 0;
1834         now = jiffies;
1835         if (time_after(now, deadline))
1836                 msecs = jiffies_to_msecs(deadline - now);
1837
1838         tf.ctl |= ATA_SRST;
1839         if (ahci_exec_polled_cmd(ap, pmp, &tf, 0,
1840                                  AHCI_CMD_RESET | AHCI_CMD_CLR_BUSY, msecs)) {
1841                 rc = -EIO;
1842                 reason = "1st FIS failed";
1843                 goto fail;
1844         }
1845
1846         /* spec says at least 5us, but be generous and sleep for 1ms */
1847         msleep(1);
1848
1849         /* issue the second D2H Register FIS */
1850         tf.ctl &= ~ATA_SRST;
1851         ahci_exec_polled_cmd(ap, pmp, &tf, 0, 0, 0);
1852
1853         /* wait for link to become ready */
1854         rc = ata_wait_after_reset(link, deadline, check_ready);
1855         if (rc == -EBUSY && hpriv->flags & AHCI_HFLAG_SRST_TOUT_IS_OFFLINE) {
1856                 /*
1857                  * Workaround for cases where link online status can't
1858                  * be trusted.  Treat device readiness timeout as link
1859                  * offline.
1860                  */
1861                 ata_link_printk(link, KERN_INFO,
1862                                 "device not ready, treating as offline\n");
1863                 *class = ATA_DEV_NONE;
1864         } else if (rc) {
1865                 /* link occupied, -ENODEV too is an error */
1866                 reason = "device not ready";
1867                 goto fail;
1868         } else
1869                 *class = ahci_dev_classify(ap);
1870
1871         DPRINTK("EXIT, class=%u\n", *class);
1872         return 0;
1873
1874  fail:
1875         ata_link_printk(link, KERN_ERR, "softreset failed (%s)\n", reason);
1876         return rc;
1877 }
1878
1879 static int ahci_check_ready(struct ata_link *link)
1880 {
1881         void __iomem *port_mmio = ahci_port_base(link->ap);
1882         u8 status = readl(port_mmio + PORT_TFDATA) & 0xFF;
1883
1884         return ata_check_ready(status);
1885 }
1886
1887 static int ahci_softreset(struct ata_link *link, unsigned int *class,
1888                           unsigned long deadline)
1889 {
1890         int pmp = sata_srst_pmp(link);
1891
1892         DPRINTK("ENTER\n");
1893
1894         return ahci_do_softreset(link, class, pmp, deadline, ahci_check_ready);
1895 }
1896
1897 static int ahci_sb600_check_ready(struct ata_link *link)
1898 {
1899         void __iomem *port_mmio = ahci_port_base(link->ap);
1900         u8 status = readl(port_mmio + PORT_TFDATA) & 0xFF;
1901         u32 irq_status = readl(port_mmio + PORT_IRQ_STAT);
1902
1903         /*
1904          * There is no need to check TFDATA if BAD PMP is found due to HW bug,
1905          * which can save timeout delay.
1906          */
1907         if (irq_status & PORT_IRQ_BAD_PMP)
1908                 return -EIO;
1909
1910         return ata_check_ready(status);
1911 }
1912
1913 static int ahci_sb600_softreset(struct ata_link *link, unsigned int *class,
1914                                 unsigned long deadline)
1915 {
1916         struct ata_port *ap = link->ap;
1917         void __iomem *port_mmio = ahci_port_base(ap);
1918         int pmp = sata_srst_pmp(link);
1919         int rc;
1920         u32 irq_sts;
1921
1922         DPRINTK("ENTER\n");
1923
1924         rc = ahci_do_softreset(link, class, pmp, deadline,
1925                                ahci_sb600_check_ready);
1926
1927         /*
1928          * Soft reset fails on some ATI chips with IPMS set when PMP
1929          * is enabled but SATA HDD/ODD is connected to SATA port,
1930          * do soft reset again to port 0.
1931          */
1932         if (rc == -EIO) {
1933                 irq_sts = readl(port_mmio + PORT_IRQ_STAT);
1934                 if (irq_sts & PORT_IRQ_BAD_PMP) {
1935                         ata_link_printk(link, KERN_WARNING,
1936                                         "applying SB600 PMP SRST workaround "
1937                                         "and retrying\n");
1938                         rc = ahci_do_softreset(link, class, 0, deadline,
1939                                                ahci_check_ready);
1940                 }
1941         }
1942
1943         return rc;
1944 }
1945
1946 static int ahci_hardreset(struct ata_link *link, unsigned int *class,
1947                           unsigned long deadline)
1948 {
1949         const unsigned long *timing = sata_ehc_deb_timing(&link->eh_context);
1950         struct ata_port *ap = link->ap;
1951         struct ahci_port_priv *pp = ap->private_data;
1952         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1953         struct ata_taskfile tf;
1954         bool online;
1955         int rc;
1956
1957         DPRINTK("ENTER\n");
1958
1959         ahci_stop_engine(ap);
1960
1961         /* clear D2H reception area to properly wait for D2H FIS */
1962         ata_tf_init(link->device, &tf);
1963         tf.command = 0x80;
1964         ata_tf_to_fis(&tf, 0, 0, d2h_fis);
1965
1966         rc = sata_link_hardreset(link, timing, deadline, &online,
1967                                  ahci_check_ready);
1968
1969         ahci_start_engine(ap);
1970
1971         if (online)
1972                 *class = ahci_dev_classify(ap);
1973
1974         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1975         return rc;
1976 }
1977
1978 static int ahci_vt8251_hardreset(struct ata_link *link, unsigned int *class,
1979                                  unsigned long deadline)
1980 {
1981         struct ata_port *ap = link->ap;
1982         bool online;
1983         int rc;
1984
1985         DPRINTK("ENTER\n");
1986
1987         ahci_stop_engine(ap);
1988
1989         rc = sata_link_hardreset(link, sata_ehc_deb_timing(&link->eh_context),
1990                                  deadline, &online, NULL);
1991
1992         ahci_start_engine(ap);
1993
1994         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1995
1996         /* vt8251 doesn't clear BSY on signature FIS reception,
1997          * request follow-up softreset.
1998          */
1999         return online ? -EAGAIN : rc;
2000 }
2001
2002 static int ahci_p5wdh_hardreset(struct ata_link *link, unsigned int *class,
2003                                 unsigned long deadline)
2004 {
2005         struct ata_port *ap = link->ap;
2006         struct ahci_port_priv *pp = ap->private_data;
2007         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
2008         struct ata_taskfile tf;
2009         bool online;
2010         int rc;
2011
2012         ahci_stop_engine(ap);
2013
2014         /* clear D2H reception area to properly wait for D2H FIS */
2015         ata_tf_init(link->device, &tf);
2016         tf.command = 0x80;
2017         ata_tf_to_fis(&tf, 0, 0, d2h_fis);
2018
2019         rc = sata_link_hardreset(link, sata_ehc_deb_timing(&link->eh_context),
2020                                  deadline, &online, NULL);
2021
2022         ahci_start_engine(ap);
2023
2024         /* The pseudo configuration device on SIMG4726 attached to
2025          * ASUS P5W-DH Deluxe doesn't send signature FIS after
2026          * hardreset if no device is attached to the first downstream
2027          * port && the pseudo device locks up on SRST w/ PMP==0.  To
2028          * work around this, wait for !BSY only briefly.  If BSY isn't
2029          * cleared, perform CLO and proceed to IDENTIFY (achieved by
2030          * ATA_LFLAG_NO_SRST and ATA_LFLAG_ASSUME_ATA).
2031          *
2032          * Wait for two seconds.  Devices attached to downstream port
2033          * which can't process the following IDENTIFY after this will
2034          * have to be reset again.  For most cases, this should
2035          * suffice while making probing snappish enough.
2036          */
2037         if (online) {
2038                 rc = ata_wait_after_reset(link, jiffies + 2 * HZ,
2039                                           ahci_check_ready);
2040                 if (rc)
2041                         ahci_kick_engine(ap);
2042         }
2043         return rc;
2044 }
2045
2046 static void ahci_postreset(struct ata_link *link, unsigned int *class)
2047 {
2048         struct ata_port *ap = link->ap;
2049         void __iomem *port_mmio = ahci_port_base(ap);
2050         u32 new_tmp, tmp;
2051
2052         ata_std_postreset(link, class);
2053
2054         /* Make sure port's ATAPI bit is set appropriately */
2055         new_tmp = tmp = readl(port_mmio + PORT_CMD);
2056         if (*class == ATA_DEV_ATAPI)
2057                 new_tmp |= PORT_CMD_ATAPI;
2058         else
2059                 new_tmp &= ~PORT_CMD_ATAPI;
2060         if (new_tmp != tmp) {
2061                 writel(new_tmp, port_mmio + PORT_CMD);
2062                 readl(port_mmio + PORT_CMD); /* flush */
2063         }
2064 }
2065
2066 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl)
2067 {
2068         struct scatterlist *sg;
2069         struct ahci_sg *ahci_sg = cmd_tbl + AHCI_CMD_TBL_HDR_SZ;
2070         unsigned int si;
2071
2072         VPRINTK("ENTER\n");
2073
2074         /*
2075          * Next, the S/G list.
2076          */
2077         for_each_sg(qc->sg, sg, qc->n_elem, si) {
2078                 dma_addr_t addr = sg_dma_address(sg);
2079                 u32 sg_len = sg_dma_len(sg);
2080
2081                 ahci_sg[si].addr = cpu_to_le32(addr & 0xffffffff);
2082                 ahci_sg[si].addr_hi = cpu_to_le32((addr >> 16) >> 16);
2083                 ahci_sg[si].flags_size = cpu_to_le32(sg_len - 1);
2084         }
2085
2086         return si;
2087 }
2088
2089 static int ahci_pmp_qc_defer(struct ata_queued_cmd *qc)
2090 {
2091         struct ata_port *ap = qc->ap;
2092         struct ahci_port_priv *pp = ap->private_data;
2093
2094         if (!sata_pmp_attached(ap) || pp->fbs_enabled)
2095                 return ata_std_qc_defer(qc);
2096         else
2097                 return sata_pmp_qc_defer_cmd_switch(qc);
2098 }
2099
2100 static void ahci_qc_prep(struct ata_queued_cmd *qc)
2101 {
2102         struct ata_port *ap = qc->ap;
2103         struct ahci_port_priv *pp = ap->private_data;
2104         int is_atapi = ata_is_atapi(qc->tf.protocol);
2105         void *cmd_tbl;
2106         u32 opts;
2107         const u32 cmd_fis_len = 5; /* five dwords */
2108         unsigned int n_elem;
2109
2110         /*
2111          * Fill in command table information.  First, the header,
2112          * a SATA Register - Host to Device command FIS.
2113          */
2114         cmd_tbl = pp->cmd_tbl + qc->tag * AHCI_CMD_TBL_SZ;
2115
2116         ata_tf_to_fis(&qc->tf, qc->dev->link->pmp, 1, cmd_tbl);
2117         if (is_atapi) {
2118                 memset(cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
2119                 memcpy(cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, qc->dev->cdb_len);
2120         }
2121
2122         n_elem = 0;
2123         if (qc->flags & ATA_QCFLAG_DMAMAP)
2124                 n_elem = ahci_fill_sg(qc, cmd_tbl);
2125
2126         /*
2127          * Fill in command slot information.
2128          */
2129         opts = cmd_fis_len | n_elem << 16 | (qc->dev->link->pmp << 12);
2130         if (qc->tf.flags & ATA_TFLAG_WRITE)
2131                 opts |= AHCI_CMD_WRITE;
2132         if (is_atapi)
2133                 opts |= AHCI_CMD_ATAPI | AHCI_CMD_PREFETCH;
2134
2135         ahci_fill_cmd_slot(pp, qc->tag, opts);
2136 }
2137
2138 static void ahci_fbs_dec_intr(struct ata_port *ap)
2139 {
2140         struct ahci_port_priv *pp = ap->private_data;
2141         void __iomem *port_mmio = ahci_port_base(ap);
2142         u32 fbs = readl(port_mmio + PORT_FBS);
2143         int retries = 3;
2144
2145         DPRINTK("ENTER\n");
2146         BUG_ON(!pp->fbs_enabled);
2147
2148         /* time to wait for DEC is not specified by AHCI spec,
2149          * add a retry loop for safety.
2150          */
2151         writel(fbs | PORT_FBS_DEC, port_mmio + PORT_FBS);
2152         fbs = readl(port_mmio + PORT_FBS);
2153         while ((fbs & PORT_FBS_DEC) && retries--) {
2154                 udelay(1);
2155                 fbs = readl(port_mmio + PORT_FBS);
2156         }
2157
2158         if (fbs & PORT_FBS_DEC)
2159                 dev_printk(KERN_ERR, ap->host->dev,
2160                            "failed to clear device error\n");
2161 }
2162
2163 static void ahci_error_intr(struct ata_port *ap, u32 irq_stat)
2164 {
2165         struct ahci_host_priv *hpriv = ap->host->private_data;
2166         struct ahci_port_priv *pp = ap->private_data;
2167         struct ata_eh_info *host_ehi = &ap->link.eh_info;
2168         struct ata_link *link = NULL;
2169         struct ata_queued_cmd *active_qc;
2170         struct ata_eh_info *active_ehi;
2171         bool fbs_need_dec = false;
2172         u32 serror;
2173
2174         /* determine active link with error */
2175         if (pp->fbs_enabled) {
2176                 void __iomem *port_mmio = ahci_port_base(ap);
2177                 u32 fbs = readl(port_mmio + PORT_FBS);
2178                 int pmp = fbs >> PORT_FBS_DWE_OFFSET;
2179
2180                 if ((fbs & PORT_FBS_SDE) && (pmp < ap->nr_pmp_links) &&
2181                     ata_link_online(&ap->pmp_link[pmp])) {
2182                         link = &ap->pmp_link[pmp];
2183                         fbs_need_dec = true;
2184                 }
2185
2186         } else
2187                 ata_for_each_link(link, ap, EDGE)
2188                         if (ata_link_active(link))
2189                                 break;
2190
2191         if (!link)
2192                 link = &ap->link;
2193
2194         active_qc = ata_qc_from_tag(ap, link->active_tag);
2195         active_ehi = &link->eh_info;
2196
2197         /* record irq stat */
2198         ata_ehi_clear_desc(host_ehi);
2199         ata_ehi_push_desc(host_ehi, "irq_stat 0x%08x", irq_stat);
2200
2201         /* AHCI needs SError cleared; otherwise, it might lock up */
2202         ahci_scr_read(&ap->link, SCR_ERROR, &serror);
2203         ahci_scr_write(&ap->link, SCR_ERROR, serror);
2204         host_ehi->serror |= serror;
2205
2206         /* some controllers set IRQ_IF_ERR on device errors, ignore it */
2207         if (hpriv->flags & AHCI_HFLAG_IGN_IRQ_IF_ERR)
2208                 irq_stat &= ~PORT_IRQ_IF_ERR;
2209
2210         if (irq_stat & PORT_IRQ_TF_ERR) {
2211                 /* If qc is active, charge it; otherwise, the active
2212                  * link.  There's no active qc on NCQ errors.  It will
2213                  * be determined by EH by reading log page 10h.
2214                  */
2215                 if (active_qc)
2216                         active_qc->err_mask |= AC_ERR_DEV;
2217                 else
2218                         active_ehi->err_mask |= AC_ERR_DEV;
2219
2220                 if (hpriv->flags & AHCI_HFLAG_IGN_SERR_INTERNAL)
2221                         host_ehi->serror &= ~SERR_INTERNAL;
2222         }
2223
2224         if (irq_stat & PORT_IRQ_UNK_FIS) {
2225                 u32 *unk = (u32 *)(pp->rx_fis + RX_FIS_UNK);
2226
2227                 active_ehi->err_mask |= AC_ERR_HSM;
2228                 active_ehi->action |= ATA_EH_RESET;
2229                 ata_ehi_push_desc(active_ehi,
2230                                   "unknown FIS %08x %08x %08x %08x" ,
2231                                   unk[0], unk[1], unk[2], unk[3]);
2232         }
2233
2234         if (sata_pmp_attached(ap) && (irq_stat & PORT_IRQ_BAD_PMP)) {
2235                 active_ehi->err_mask |= AC_ERR_HSM;
2236                 active_ehi->action |= ATA_EH_RESET;
2237                 ata_ehi_push_desc(active_ehi, "incorrect PMP");
2238         }
2239
2240         if (irq_stat & (PORT_IRQ_HBUS_ERR | PORT_IRQ_HBUS_DATA_ERR)) {
2241                 host_ehi->err_mask |= AC_ERR_HOST_BUS;
2242                 host_ehi->action |= ATA_EH_RESET;
2243                 ata_ehi_push_desc(host_ehi, "host bus error");
2244         }
2245
2246         if (irq_stat & PORT_IRQ_IF_ERR) {
2247                 if (fbs_need_dec)
2248                         active_ehi->err_mask |= AC_ERR_DEV;
2249                 else {
2250                         host_ehi->err_mask |= AC_ERR_ATA_BUS;
2251                         host_ehi->action |= ATA_EH_RESET;
2252                 }
2253
2254                 ata_ehi_push_desc(host_ehi, "interface fatal error");
2255         }
2256
2257         if (irq_stat & (PORT_IRQ_CONNECT | PORT_IRQ_PHYRDY)) {
2258                 ata_ehi_hotplugged(host_ehi);
2259                 ata_ehi_push_desc(host_ehi, "%s",
2260                         irq_stat & PORT_IRQ_CONNECT ?
2261                         "connection status changed" : "PHY RDY changed");
2262         }
2263
2264         /* okay, let's hand over to EH */
2265
2266         if (irq_stat & PORT_IRQ_FREEZE)
2267                 ata_port_freeze(ap);
2268         else if (fbs_need_dec) {
2269                 ata_link_abort(link);
2270                 ahci_fbs_dec_intr(ap);
2271         } else
2272                 ata_port_abort(ap);
2273 }
2274
2275 static void ahci_port_intr(struct ata_port *ap)
2276 {
2277         void __iomem *port_mmio = ahci_port_base(ap);
2278         struct ata_eh_info *ehi = &ap->link.eh_info;
2279         struct ahci_port_priv *pp = ap->private_data;
2280         struct ahci_host_priv *hpriv = ap->host->private_data;
2281         int resetting = !!(ap->pflags & ATA_PFLAG_RESETTING);
2282         u32 status, qc_active = 0;
2283         int rc;
2284
2285         status = readl(port_mmio + PORT_IRQ_STAT);
2286         writel(status, port_mmio + PORT_IRQ_STAT);
2287
2288         /* ignore BAD_PMP while resetting */
2289         if (unlikely(resetting))
2290                 status &= ~PORT_IRQ_BAD_PMP;
2291
2292         /* If we are getting PhyRdy, this is
2293          * just a power state change, we should
2294          * clear out this, plus the PhyRdy/Comm
2295          * Wake bits from Serror
2296          */
2297         if ((hpriv->flags & AHCI_HFLAG_NO_HOTPLUG) &&
2298                 (status & PORT_IRQ_PHYRDY)) {
2299                 status &= ~PORT_IRQ_PHYRDY;
2300                 ahci_scr_write(&ap->link, SCR_ERROR, ((1 << 16) | (1 << 18)));
2301         }
2302
2303         if (unlikely(status & PORT_IRQ_ERROR)) {
2304                 ahci_error_intr(ap, status);
2305                 return;
2306         }
2307
2308         if (status & PORT_IRQ_SDB_FIS) {
2309                 /* If SNotification is available, leave notification
2310                  * handling to sata_async_notification().  If not,
2311                  * emulate it by snooping SDB FIS RX area.
2312                  *
2313                  * Snooping FIS RX area is probably cheaper than
2314                  * poking SNotification but some constrollers which
2315                  * implement SNotification, ICH9 for example, don't
2316                  * store AN SDB FIS into receive area.
2317                  */
2318                 if (hpriv->cap & HOST_CAP_SNTF)
2319                         sata_async_notification(ap);
2320                 else {
2321                         /* If the 'N' bit in word 0 of the FIS is set,
2322                          * we just received asynchronous notification.
2323                          * Tell libata about it.
2324                          *
2325                          * Lack of SNotification should not appear in
2326                          * ahci 1.2, so the workaround is unnecessary
2327                          * when FBS is enabled.
2328                          */
2329                         if (pp->fbs_enabled)
2330                                 WARN_ON_ONCE(1);
2331                         else {
2332                                 const __le32 *f = pp->rx_fis + RX_FIS_SDB;
2333                                 u32 f0 = le32_to_cpu(f[0]);
2334                                 if (f0 & (1 << 15))
2335                                         sata_async_notification(ap);
2336                         }
2337                 }
2338         }
2339
2340         /* pp->active_link is not reliable once FBS is enabled, both
2341          * PORT_SCR_ACT and PORT_CMD_ISSUE should be checked because
2342          * NCQ and non-NCQ commands may be in flight at the same time.
2343          */
2344         if (pp->fbs_enabled) {
2345                 if (ap->qc_active) {
2346                         qc_active = readl(port_mmio + PORT_SCR_ACT);
2347                         qc_active |= readl(port_mmio + PORT_CMD_ISSUE);
2348                 }
2349         } else {
2350                 /* pp->active_link is valid iff any command is in flight */
2351                 if (ap->qc_active && pp->active_link->sactive)
2352                         qc_active = readl(port_mmio + PORT_SCR_ACT);
2353                 else
2354                         qc_active = readl(port_mmio + PORT_CMD_ISSUE);
2355         }
2356
2357         rc = ata_qc_complete_multiple(ap, qc_active);
2358
2359         /* while resetting, invalid completions are expected */
2360         if (unlikely(rc < 0 && !resetting)) {
2361                 ehi->err_mask |= AC_ERR_HSM;
2362                 ehi->action |= ATA_EH_RESET;
2363                 ata_port_freeze(ap);
2364         }
2365 }
2366
2367 static irqreturn_t ahci_interrupt(int irq, void *dev_instance)
2368 {
2369         struct ata_host *host = dev_instance;
2370         struct ahci_host_priv *hpriv;
2371         unsigned int i, handled = 0;
2372         void __iomem *mmio;
2373         u32 irq_stat, irq_masked;
2374
2375         VPRINTK("ENTER\n");
2376
2377         hpriv = host->private_data;
2378         mmio = hpriv->mmio;
2379
2380         /* sigh.  0xffffffff is a valid return from h/w */
2381         irq_stat = readl(mmio + HOST_IRQ_STAT);
2382         if (!irq_stat)
2383                 return IRQ_NONE;
2384
2385         irq_masked = irq_stat & hpriv->port_map;
2386
2387         spin_lock(&host->lock);
2388
2389         for (i = 0; i < host->n_ports; i++) {
2390                 struct ata_port *ap;
2391
2392                 if (!(irq_masked & (1 << i)))
2393                         continue;
2394
2395                 ap = host->ports[i];
2396                 if (ap) {
2397                         ahci_port_intr(ap);
2398                         VPRINTK("port %u\n", i);
2399                 } else {
2400                         VPRINTK("port %u (no irq)\n", i);
2401                         if (ata_ratelimit())
2402                                 dev_printk(KERN_WARNING, host->dev,
2403                                         "interrupt on disabled port %u\n", i);
2404                 }
2405
2406                 handled = 1;
2407         }
2408
2409         /* HOST_IRQ_STAT behaves as level triggered latch meaning that
2410          * it should be cleared after all the port events are cleared;
2411          * otherwise, it will raise a spurious interrupt after each
2412          * valid one.  Please read section 10.6.2 of ahci 1.1 for more
2413          * information.
2414          *
2415          * Also, use the unmasked value to clear interrupt as spurious
2416          * pending event on a dummy port might cause screaming IRQ.
2417          */
2418         writel(irq_stat, mmio + HOST_IRQ_STAT);
2419
2420         spin_unlock(&host->lock);
2421
2422         VPRINTK("EXIT\n");
2423
2424         return IRQ_RETVAL(handled);
2425 }
2426
2427 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
2428 {
2429         struct ata_port *ap = qc->ap;
2430         void __iomem *port_mmio = ahci_port_base(ap);
2431         struct ahci_port_priv *pp = ap->private_data;
2432
2433         /* Keep track of the currently active link.  It will be used
2434          * in completion path to determine whether NCQ phase is in
2435          * progress.
2436          */
2437         pp->active_link = qc->dev->link;
2438
2439         if (qc->tf.protocol == ATA_PROT_NCQ)
2440                 writel(1 << qc->tag, port_mmio + PORT_SCR_ACT);
2441
2442         if (pp->fbs_enabled && pp->fbs_last_dev != qc->dev->link->pmp) {
2443                 u32 fbs = readl(port_mmio + PORT_FBS);
2444                 fbs &= ~(PORT_FBS_DEV_MASK | PORT_FBS_DEC);
2445                 fbs |= qc->dev->link->pmp << PORT_FBS_DEV_OFFSET;
2446                 writel(fbs, port_mmio + PORT_FBS);
2447                 pp->fbs_last_dev = qc->dev->link->pmp;
2448         }
2449
2450         writel(1 << qc->tag, port_mmio + PORT_CMD_ISSUE);
2451
2452         ahci_sw_activity(qc->dev->link);
2453
2454         return 0;
2455 }
2456
2457 static bool ahci_qc_fill_rtf(struct ata_queued_cmd *qc)
2458 {
2459         struct ahci_port_priv *pp = qc->ap->private_data;
2460         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
2461
2462         if (pp->fbs_enabled)
2463                 d2h_fis += qc->dev->link->pmp * AHCI_RX_FIS_SZ;
2464
2465         ata_tf_from_fis(d2h_fis, &qc->result_tf);
2466         return true;
2467 }
2468
2469 static void ahci_freeze(struct ata_port *ap)
2470 {
2471         void __iomem *port_mmio = ahci_port_base(ap);
2472
2473         /* turn IRQ off */
2474         writel(0, port_mmio + PORT_IRQ_MASK);
2475 }
2476
2477 static void ahci_thaw(struct ata_port *ap)
2478 {
2479         struct ahci_host_priv *hpriv = ap->host->private_data;
2480         void __iomem *mmio = hpriv->mmio;
2481         void __iomem *port_mmio = ahci_port_base(ap);
2482         u32 tmp;
2483         struct ahci_port_priv *pp = ap->private_data;
2484
2485         /* clear IRQ */
2486         tmp = readl(port_mmio + PORT_IRQ_STAT);
2487         writel(tmp, port_mmio + PORT_IRQ_STAT);
2488         writel(1 << ap->port_no, mmio + HOST_IRQ_STAT);
2489
2490         /* turn IRQ back on */
2491         writel(pp->intr_mask, port_mmio + PORT_IRQ_MASK);
2492 }
2493
2494 static void ahci_error_handler(struct ata_port *ap)
2495 {
2496         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
2497                 /* restart engine */
2498                 ahci_stop_engine(ap);
2499                 ahci_start_engine(ap);
2500         }
2501
2502         sata_pmp_error_handler(ap);
2503 }
2504
2505 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc)
2506 {
2507         struct ata_port *ap = qc->ap;
2508
2509         /* make DMA engine forget about the failed command */
2510         if (qc->flags & ATA_QCFLAG_FAILED)
2511                 ahci_kick_engine(ap);
2512 }
2513
2514 static void ahci_enable_fbs(struct ata_port *ap)
2515 {
2516         struct ahci_port_priv *pp = ap->private_data;
2517         void __iomem *port_mmio = ahci_port_base(ap);
2518         u32 fbs;
2519         int rc;
2520
2521         if (!pp->fbs_supported)
2522                 return;
2523
2524         fbs = readl(port_mmio + PORT_FBS);
2525         if (fbs & PORT_FBS_EN) {
2526                 pp->fbs_enabled = true;
2527                 pp->fbs_last_dev = -1; /* initialization */
2528                 return;
2529         }
2530
2531         rc = ahci_stop_engine(ap);
2532         if (rc)
2533                 return;
2534
2535         writel(fbs | PORT_FBS_EN, port_mmio + PORT_FBS);
2536         fbs = readl(port_mmio + PORT_FBS);
2537         if (fbs & PORT_FBS_EN) {
2538                 dev_printk(KERN_INFO, ap->host->dev, "FBS is enabled.\n");
2539                 pp->fbs_enabled = true;
2540                 pp->fbs_last_dev = -1; /* initialization */
2541         } else
2542                 dev_printk(KERN_ERR, ap->host->dev, "Failed to enable FBS\n");
2543
2544         ahci_start_engine(ap);
2545 }
2546
2547 static void ahci_disable_fbs(struct ata_port *ap)
2548 {
2549         struct ahci_port_priv *pp = ap->private_data;
2550         void __iomem *port_mmio = ahci_port_base(ap);
2551         u32 fbs;
2552         int rc;
2553
2554         if (!pp->fbs_supported)
2555                 return;
2556
2557         fbs = readl(port_mmio + PORT_FBS);
2558         if ((fbs & PORT_FBS_EN) == 0) {
2559                 pp->fbs_enabled = false;
2560                 return;
2561         }
2562
2563         rc = ahci_stop_engine(ap);
2564         if (rc)
2565                 return;
2566
2567         writel(fbs & ~PORT_FBS_EN, port_mmio + PORT_FBS);
2568         fbs = readl(port_mmio + PORT_FBS);
2569         if (fbs & PORT_FBS_EN)
2570                 dev_printk(KERN_ERR, ap->host->dev, "Failed to disable FBS\n");
2571         else {
2572                 dev_printk(KERN_INFO, ap->host->dev, "FBS is disabled.\n");
2573                 pp->fbs_enabled = false;
2574         }
2575
2576         ahci_start_engine(ap);
2577 }
2578
2579 static void ahci_pmp_attach(struct ata_port *ap)
2580 {
2581         void __iomem *port_mmio = ahci_port_base(ap);
2582         struct ahci_port_priv *pp = ap->private_data;
2583         u32 cmd;
2584
2585         cmd = readl(port_mmio + PORT_CMD);
2586         cmd |= PORT_CMD_PMP;
2587         writel(cmd, port_mmio + PORT_CMD);
2588
2589         ahci_enable_fbs(ap);
2590
2591         pp->intr_mask |= PORT_IRQ_BAD_PMP;
2592         writel(pp->intr_mask, port_mmio + PORT_IRQ_MASK);
2593 }
2594
2595 static void ahci_pmp_detach(struct ata_port *ap)
2596 {
2597         void __iomem *port_mmio = ahci_port_base(ap);
2598         struct ahci_port_priv *pp = ap->private_data;
2599         u32 cmd;
2600
2601         ahci_disable_fbs(ap);
2602
2603         cmd = readl(port_mmio + PORT_CMD);
2604         cmd &= ~PORT_CMD_PMP;
2605         writel(cmd, port_mmio + PORT_CMD);
2606
2607         pp->intr_mask &= ~PORT_IRQ_BAD_PMP;
2608         writel(pp->intr_mask, port_mmio + PORT_IRQ_MASK);
2609 }
2610
2611 static int ahci_port_resume(struct ata_port *ap)
2612 {
2613         ahci_power_up(ap);
2614         ahci_start_port(ap);
2615
2616         if (sata_pmp_attached(ap))
2617                 ahci_pmp_attach(ap);
2618         else
2619                 ahci_pmp_detach(ap);
2620
2621         return 0;
2622 }
2623
2624 #ifdef CONFIG_PM
2625 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg)
2626 {
2627         const char *emsg = NULL;
2628         int rc;
2629
2630         rc = ahci_deinit_port(ap, &emsg);
2631         if (rc == 0)
2632                 ahci_power_down(ap);
2633         else {
2634                 ata_port_printk(ap, KERN_ERR, "%s (%d)\n", emsg, rc);
2635                 ahci_start_port(ap);
2636         }
2637
2638         return rc;
2639 }
2640
2641 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
2642 {
2643         struct ata_host *host = dev_get_drvdata(&pdev->dev);
2644         struct ahci_host_priv *hpriv = host->private_data;
2645         void __iomem *mmio = hpriv->mmio;
2646         u32 ctl;
2647
2648         if (mesg.event & PM_EVENT_SUSPEND &&
2649             hpriv->flags & AHCI_HFLAG_NO_SUSPEND) {
2650                 dev_printk(KERN_ERR, &pdev->dev,
2651                            "BIOS update required for suspend/resume\n");
2652                 return -EIO;
2653         }
2654
2655         if (mesg.event & PM_EVENT_SLEEP) {
2656                 /* AHCI spec rev1.1 section 8.3.3:
2657                  * Software must disable interrupts prior to requesting a
2658                  * transition of the HBA to D3 state.
2659                  */
2660                 ctl = readl(mmio + HOST_CTL);
2661                 ctl &= ~HOST_IRQ_EN;
2662                 writel(ctl, mmio + HOST_CTL);
2663                 readl(mmio + HOST_CTL); /* flush */
2664         }
2665
2666         return ata_pci_device_suspend(pdev, mesg);
2667 }
2668
2669 static int ahci_pci_device_resume(struct pci_dev *pdev)
2670 {
2671         struct ata_host *host = dev_get_drvdata(&pdev->dev);
2672         int rc;
2673
2674         rc = ata_pci_device_do_resume(pdev);
2675         if (rc)
2676                 return rc;
2677
2678         if (pdev->dev.power.power_state.event == PM_EVENT_SUSPEND) {
2679                 rc = ahci_pci_reset_controller(host);
2680                 if (rc)
2681                         return rc;
2682
2683                 ahci_init_controller(host);
2684         }
2685