projects / gnutoo-for-coreboot:coreboot.git / blob
? search:
summary | shortlog | log | commit | commitdiff | tree
history | raw | HEAD
copy_and_run: drop boot_complete parameter
[gnutoo-for-coreboot:coreboot.git] / src / cpu / via / car / cache_as_ram.inc
1 /*
2  * This file is part of the coreboot project.
3  *
4  * Copyright (C) 2000,2007 Ronald G. Minnich <rminnich@gmail.com>
5  * Copyright (C) 2005 Eswar Nallusamy, LANL
6  * Copyright (C) 2005 Tyan
7  * (Written by Yinghai Lu <yhlu@tyan.com> for Tyan)
8  * Copyright (C) 2007 coresystems GmbH
9  * (Written by Stefan Reinauer <stepan@coresystems.de> for coresystems GmbH)
10  * Copyright (C) 2007,2008 Carl-Daniel Hailfinger
11  * Copyright (C) 2008 VIA Technologies, Inc.
12  * (Written by Jason Zhao <jasonzhao@viatech.com.cn> for VIA)
13  *
14  * This program is free software; you can redistribute it and/or modify
15  * it under the terms of the GNU General Public License as published by
16  * the Free Software Foundation; version 2 of the License.
17  *
18  * This program is distributed in the hope that it will be useful,
19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
21  * GNU General Public License for more details.
22  *
23  * You should have received a copy of the GNU General Public License
24  * along with this program; if not, write to the Free Software
25  * Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA
26  */
27
28 #include <cpu/x86/stack.h>
29 #include <cpu/x86/mtrr.h>
30 #include <cpu/x86/cache.h>
31 #include <console/post_codes.h>
32
33 #define CacheSize               CONFIG_DCACHE_RAM_SIZE
34 #define CacheBase               CONFIG_DCACHE_RAM_BASE
35
36         /* Save the BIST result. */
37         movl    %eax, %ebp
38
39 CacheAsRam:
40
41         /* Disable cache. */
42         movl    %cr0, %eax
43         orl     $CR0_CacheDisable, %eax
44         movl    %eax, %cr0
45         invd
46
47         /* Set the default memory type and enable fixed and variable MTRRs. */
48         movl    $MTRRdefType_MSR, %ecx
49         xorl    %edx, %edx
50         movl    $(MTRRdefTypeEn | MTRRdefTypeFixEn), %eax
51         wrmsr
52
53         /* Clear all MTRRs. */
54         xorl    %edx, %edx
55         movl    $all_mtrr_msrs, %esi
56
57 clear_fixed_var_mtrr:
58         lodsl   (%esi), %eax
59         testl   %eax, %eax
60         jz      clear_fixed_var_mtrr_out
61
62         movl    %eax, %ecx
63         xorl    %eax, %eax
64         wrmsr
65
66         jmp     clear_fixed_var_mtrr
67
68 all_mtrr_msrs:
69         /* fixed MTRR MSRs */
70         .long   MTRRfix64K_00000_MSR
71         .long   MTRRfix16K_80000_MSR
72         .long   MTRRfix16K_A0000_MSR
73         .long   MTRRfix4K_C0000_MSR
74         .long   MTRRfix4K_C8000_MSR
75         .long   MTRRfix4K_D0000_MSR
76         .long   MTRRfix4K_D8000_MSR
77         .long   MTRRfix4K_E0000_MSR
78         .long   MTRRfix4K_E8000_MSR
79         .long   MTRRfix4K_F0000_MSR
80         .long   MTRRfix4K_F8000_MSR
81
82         /* var MTRR MSRs */
83         .long   MTRRphysBase_MSR(0)
84         .long   MTRRphysMask_MSR(0)
85         .long   MTRRphysBase_MSR(1)
86         .long   MTRRphysMask_MSR(1)
87         .long   MTRRphysBase_MSR(2)
88         .long   MTRRphysMask_MSR(2)
89         .long   MTRRphysBase_MSR(3)
90         .long   MTRRphysMask_MSR(3)
91         .long   MTRRphysBase_MSR(4)
92         .long   MTRRphysMask_MSR(4)
93         .long   MTRRphysBase_MSR(5)
94         .long   MTRRphysMask_MSR(5)
95         .long   MTRRphysBase_MSR(6)
96         .long   MTRRphysMask_MSR(6)
97         .long   MTRRphysBase_MSR(7)
98         .long   MTRRphysMask_MSR(7)
99
100         .long   0x000 /* NULL, end of table */
101
102 clear_fixed_var_mtrr_out:
103         movl    $MTRRphysBase_MSR(0), %ecx
104         xorl    %edx, %edx
105         movl    $(CacheBase | MTRR_TYPE_WRBACK), %eax
106         wrmsr
107
108         movl    $MTRRphysMask_MSR(0), %ecx
109         /* This assumes we never access addresses above 2^36 in CAR. */
110         movl    $0x0000000f, %edx
111         movl    $(~(CacheSize - 1) | MTRRphysMaskValid), %eax
112         wrmsr
113
114         /*
115          * Enable write base caching so we can do execute in place (XIP)
116          * on the flash ROM.
117          */
118         movl    $MTRRphysBase_MSR(1), %ecx
119         xorl    %edx, %edx
120         /*
121          * IMPORTANT: The following calculation _must_ be done at runtime. See
122          * http://www.coreboot.org/pipermail/coreboot/2010-October/060855.html
123          */
124         movl    $copy_and_run, %eax
125         andl    $(~(CONFIG_XIP_ROM_SIZE - 1)), %eax
126         orl     $MTRR_TYPE_WRBACK, %eax
127         wrmsr
128
129         movl    $MTRRphysMask_MSR(1), %ecx
130         movl    $0x0000000f, %edx
131         movl    $(~(CONFIG_XIP_ROM_SIZE - 1) | MTRRphysMaskValid), %eax
132         wrmsr
133
134         /* Set the default memory type and enable fixed and variable MTRRs. */
135         /* TODO: Or also enable fixed MTRRs? Bug in the code? */
136         movl    $MTRRdefType_MSR, %ecx
137         xorl    %edx, %edx
138         movl    $(MTRRdefTypeEn), %eax
139         wrmsr
140
141         /* Enable cache. */
142         movl    %cr0, %eax
143         andl    $(~(CR0_CacheDisable | CR0_NoWriteThrough)), %eax
144         movl    %eax, %cr0
145
146         /* Read the range with lodsl. */
147         cld
148         movl    $CacheBase, %esi
149         movl    %esi, %edi
150         movl    $(CacheSize >> 2), %ecx
151         rep     lodsl
152
153         movl    $CacheBase, %esi
154         movl    %esi, %edi
155         movl    $(CacheSize >> 2), %ecx
156
157         /*
158          * 0x5c5c5c5c is a memory test pattern.
159          * TODO: Check if everything works with the zero pattern as well.
160          */
161         /* xorl %eax, %eax */
162         xorl    $0x5c5c5c5c, %eax
163         rep     stosl
164
165 #ifdef CARTEST
166         /*
167          * IMPORTANT: The following calculation _must_ be done at runtime. See
168          * http://www.coreboot.org/pipermail/coreboot/2010-October/060855.html
169          */
170         movl    $copy_and_run, %esi
171         andl    $(~(CONFIG_XIP_ROM_SIZE - 1)), %ei
172         movl    %esi, %edi
173         movl    $(CONFIG_XIP_ROM_SIZE >> 2), %ecx
174         rep     lodsl
175 #endif
176
177         /*
178          * The key point of this CAR code is C7 cache does not turn into
179          * "no fill" mode, which is not compatible with general CAR code.
180          */
181
182         movl    $(CacheBase + CacheSize - 4), %eax
183         movl    %eax, %esp
184
185 #ifdef CARTEST
186 testok:
187         post_code(0x40)
188         xorl    %edx, %edx
189         xorl    %eax, %eax
190         movl    $0x5c5c, %edx
191         pushl   %edx
192         pushl   %edx
193         pushl   %edx
194         pushl   %edx
195         pushl   %edx
196         popl    %esi
197         popl    %esi
198         popl    %eax
199         popl    %eax
200         popl    %eax
201         cmpl    %edx, %eax
202         jne     stackerr
203 #endif
204
205         /* Restore the BIST result. */
206         movl    %ebp, %eax
207
208         /* We need to set EBP? No need. */
209         movl    %esp, %ebp
210         pushl   %eax    /* BIST */
211         call    main
212
213         /*
214          * TODO: Backup stack in CACHE_AS_RAM into MMX and SSE and after we
215          *       get STACK up, we restore that. It is only needed if we
216          *       want to go back.
217          */
218
219         /* We don't need CAR from now on. */
220
221         /* Disable cache. */
222         movl    %cr0, %eax
223         orl     $CR0_CacheDisable, %eax
224         movl    %eax, %cr0
225
226         /* Set the default memory type and enable variable MTRRs. */
227         /* TODO: Or also enable fixed MTRRs? Bug in the code? */
228         movl    $MTRRdefType_MSR, %ecx
229         xorl    %edx, %edx
230         movl    $(MTRRdefTypeEn), %eax
231         wrmsr
232
233         /* Enable caching for CONFIG_RAMBASE..CONFIG_RAMTOP. */
234         movl    $MTRRphysBase_MSR(0), %ecx
235         xorl    %edx, %edx
236         movl    $(CONFIG_RAMBASE | MTRR_TYPE_WRBACK), %eax
237         wrmsr
238
239         movl    $MTRRphysMask_MSR(0), %ecx
240         movl    $0x0000000f, %edx       /* AMD 40 bit 0xff */
241         movl    $(~(CONFIG_RAMTOP - CONFIG_RAMBASE - 1) | MTRRphysMaskValid), %eax
242         wrmsr
243
244         /* Cache XIP_ROM area to speedup coreboot code. */
245         movl    $MTRRphysBase_MSR(1), %ecx
246         xorl    %edx, %edx
247         /*
248          * IMPORTANT: The following calculation _must_ be done at runtime. See
249          * http://www.coreboot.org/pipermail/coreboot/2010-October/060855.html
250          */
251         movl    $copy_and_run, %eax
252         andl    $(~(CONFIG_XIP_ROM_SIZE - 1)), %eax
253         orl     $MTRR_TYPE_WRBACK, %eax
254         wrmsr
255
256         movl    $MTRRphysMask_MSR(1), %ecx
257         xorl    %edx, %edx
258         movl    $(~(CONFIG_XIP_ROM_SIZE - 1) | MTRRphysMaskValid), %eax
259         wrmsr
260
261         /* Enable cache. */
262         movl    %cr0, %eax
263         andl    $(~(CR0_CacheDisable | CR0_NoWriteThrough)), %eax
264         movl    %eax, %cr0
265         invd
266
267 __main:
268         post_code(POST_PREPARE_RAMSTAGE)
269         cld                     /* Clear direction flag. */
270
271         movl    $ROMSTAGE_STACK, %esp
272         movl    %esp, %ebp
273         call    copy_and_run
274
275 .Lhlt:
276         post_code(POST_DEAD_CODE)
277         hlt
278         jmp     .Lhlt
279
Unnamed repository; edit this file to name it for gitweb.