PPC32: This changeset adds preemptible kernel support for ppc32
[opensuse:kernel.git] / arch / ppc / mm / hashtable.S
1 /*
2  * BK Id: %F% %I% %G% %U% %#%
3  */
4 /*
5  *  arch/ppc/kernel/hashtable.S
6  *
7  *  $Id: hashtable.S,v 1.6 1999/10/08 01:56:15 paulus Exp $
8  *
9  *  PowerPC version 
10  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
11  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
12  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
13  *  Adapted for Power Macintosh by Paul Mackerras.
14  *  Low-level exception handlers and MMU support
15  *  rewritten by Paul Mackerras.
16  *    Copyright (C) 1996 Paul Mackerras.
17  *
18  *  This file contains low-level assembler routines for managing
19  *  the PowerPC MMU hash table.  (PPC 8xx processors don't use a
20  *  hash table, so this file is not used on them.)
21  *
22  *  This program is free software; you can redistribute it and/or
23  *  modify it under the terms of the GNU General Public License
24  *  as published by the Free Software Foundation; either version
25  *  2 of the License, or (at your option) any later version.
26  *      
27  */
28
29 #include <linux/config.h>
30 #include <asm/processor.h>
31 #include <asm/page.h>
32 #include <asm/pgtable.h>
33 #include <asm/cputable.h>
34 #include <asm/ppc_asm.h>
35 #include <asm/thread_info.h>
36 #include "asm-offsets.h"
37
38 #ifdef CONFIG_SMP
39         .comm   mmu_hash_lock,4
40 #endif /* CONFIG_SMP */
41
42 /*
43  * Load a PTE into the hash table, if possible.
44  * The address is in r4, and r3 contains an access flag:
45  * _PAGE_RW (0x400) if a write.
46  * r9 contains the SRR1 value, from which we use the MSR_PR bit.
47  * SPRG3 contains the physical address of the current task's thread.
48  *
49  * Returns to the caller if the access is illegal or there is no
50  * mapping for the address.  Otherwise it places an appropriate PTE
51  * in the hash table and returns from the exception.
52  * Uses r0, r3 - r8, ctr, lr.
53  */
54         .text
55         .globl  hash_page
56 hash_page:
57 #ifdef CONFIG_PPC64BRIDGE
58         mfmsr   r0
59         clrldi  r0,r0,1         /* make sure it's in 32-bit mode */
60         MTMSRD(r0)
61         isync
62 #endif
63         tophys(r7,0)                    /* gets -KERNELBASE into r7 */
64 #ifdef CONFIG_SMP
65         addis   r8,r7,mmu_hash_lock@h
66         ori     r8,r8,mmu_hash_lock@l
67         lis     r0,0x0fff
68         b       10f
69 11:     lwz     r6,0(r8)
70         cmpwi   0,r6,0
71         bne     11b
72 10:     lwarx   r6,0,r8
73         cmpwi   0,r6,0
74         bne-    11b
75         stwcx.  r0,0,r8
76         bne-    10b
77         isync
78 #endif
79         /* Get PTE (linux-style) and check access */
80         lis     r0,KERNELBASE@h         /* check if kernel address */
81         cmplw   0,r4,r0
82         mfspr   r8,SPRG3                /* current task's THREAD (phys) */
83         ori     r3,r3,_PAGE_USER|_PAGE_PRESENT /* test low addresses as user */
84         lwz     r5,PGDIR(r8)            /* virt page-table root */
85         blt+    112f                    /* assume user more likely */
86         lis     r5,swapper_pg_dir@ha    /* if kernel address, use */
87         addi    r5,r5,swapper_pg_dir@l  /* kernel page table */
88         rlwimi  r3,r9,32-12,29,29       /* MSR_PR -> _PAGE_USER */
89 112:    add     r5,r5,r7                /* convert to phys addr */
90         rlwimi  r5,r4,12,20,29          /* insert top 10 bits of address */
91         lwz     r8,0(r5)                /* get pmd entry */
92         rlwinm. r8,r8,0,0,19            /* extract address of pte page */
93 #ifdef CONFIG_SMP
94         beq-    hash_page_out           /* return if no mapping */
95 #else
96         /* XXX it seems like the 601 will give a machine fault on the
97            rfi if its alignment is wrong (bottom 4 bits of address are
98            8 or 0xc) and we have had a not-taken conditional branch
99            to the address following the rfi. */
100         beqlr-
101 #endif
102         rlwimi  r8,r4,22,20,29          /* insert next 10 bits of address */
103         rlwinm  r0,r3,32-3,24,24        /* _PAGE_RW access -> _PAGE_DIRTY */
104         ori     r0,r0,_PAGE_ACCESSED|_PAGE_HASHPTE
105
106         /*
107          * Update the linux PTE atomically.  We do the lwarx up-front
108          * because almost always, there won't be a permission violation
109          * and there won't already be an HPTE, and thus we will have
110          * to update the PTE to set _PAGE_HASHPTE.  -- paulus.
111          */
112 retry:
113         lwarx   r6,0,r8                 /* get linux-style pte */
114         andc.   r5,r3,r6                /* check access & ~permission */
115 #ifdef CONFIG_SMP
116         bne-    hash_page_out           /* return if access not permitted */
117 #else
118         bnelr-
119 #endif
120         or      r5,r0,r6                /* set accessed/dirty bits */
121         stwcx.  r5,0,r8                 /* attempt to update PTE */
122         bne-    retry                   /* retry if someone got there first */
123
124         mfsrin  r3,r4                   /* get segment reg for segment */
125         mfctr   r0
126         stw     r0,_CTR(r11)
127         bl      create_hpte             /* add the hash table entry */
128
129 /*
130  * htab_reloads counts the number of times we have to fault an
131  * HPTE into the hash table.  This should only happen after a
132  * fork (because fork does a flush_tlb_mm) or a vmalloc or ioremap.
133  * Where a page is faulted into a process's address space,
134  * update_mmu_cache gets called to put the HPTE into the hash table
135  * and those are counted as preloads rather than reloads.
136  */
137         addis   r8,r7,htab_reloads@ha
138         lwz     r3,htab_reloads@l(r8)
139         addi    r3,r3,1
140         stw     r3,htab_reloads@l(r8)
141
142 #ifdef CONFIG_SMP
143         eieio
144         addis   r8,r7,mmu_hash_lock@ha
145         li      r0,0
146         stw     r0,mmu_hash_lock@l(r8)
147 #endif
148
149         /* Return from the exception */
150         lwz     r4,_LINK(r11)
151         lwz     r5,_CTR(r11)
152         mtlr    r4
153         mtctr   r5
154         lwz     r0,GPR0(r11)
155         lwz     r7,GPR7(r11)
156         lwz     r8,GPR8(r11)
157         b       fast_exception_return
158         
159 #ifdef CONFIG_SMP
160 hash_page_out:
161         eieio
162         addis   r8,r7,mmu_hash_lock@ha
163         li      r0,0
164         stw     r0,mmu_hash_lock@l(r8)
165         blr
166 #endif /* CONFIG_SMP */
167
168 /*
169  * Add an entry for a particular page to the hash table.
170  *
171  * add_hash_page(unsigned context, unsigned long va, unsigned long pmdval)
172  *
173  * We assume any necessary modifications to the pte (e.g. setting
174  * the accessed bit) have already been done and that there is actually
175  * a hash table in use (i.e. we're not on a 603).
176  */
177 _GLOBAL(add_hash_page)
178         mflr    r0
179         stw     r0,4(r1)
180
181         /* Convert context and va to VSID */
182         mulli   r3,r3,897*16            /* multiply context by context skew */
183         rlwinm  r0,r4,4,28,31           /* get ESID (top 4 bits of va) */
184         mulli   r0,r0,0x111             /* multiply by ESID skew */
185         add     r3,r3,r0                /* note create_hpte trims to 24 bits */
186
187 #ifdef CONFIG_SMP
188         rlwinm  r8,r1,0,0,18            /* use cpu number to make tag */
189         lwz     r8,TI_CPU(r8)           /* to go in mmu_hash_lock */
190         oris    r8,r8,12
191 #endif /* CONFIG_SMP */
192
193         /*
194          * We disable interrupts here, even on UP, because we don't
195          * want to race with hash_page, and because we want the
196          * _PAGE_HASHPTE bit to be a reliable indication of whether
197          * the HPTE exists (or at least whether one did once).
198          * We also turn off the MMU for data accesses so that we
199          * we can't take a hash table miss (assuming the code is
200          * covered by a BAT).  -- paulus
201          */
202         mfmsr   r10
203         SYNC
204         rlwinm  r0,r10,0,17,15          /* clear bit 16 (MSR_EE) */
205         rlwinm  r0,r0,0,28,26           /* clear MSR_DR */
206         mtmsr   r0
207         SYNC_601
208         isync
209
210         tophys(r7,0)
211
212 #ifdef CONFIG_SMP
213         addis   r9,r7,mmu_hash_lock@ha
214         addi    r9,r9,mmu_hash_lock@l
215 10:     lwarx   r0,0,r9                 /* take the mmu_hash_lock */
216         cmpi    0,r0,0
217         bne-    11f
218         stwcx.  r8,0,r9
219         beq+    12f
220 11:     lwz     r0,0(r9)
221         cmpi    0,r0,0
222         beq     10b
223         b       11b
224 12:     isync
225 #endif
226
227         /*
228          * Fetch the linux pte and test and set _PAGE_HASHPTE atomically.
229          * If _PAGE_HASHPTE was already set, we don't replace the existing
230          * HPTE, so we just unlock and return.
231          */
232         mr      r8,r5
233         rlwimi  r8,r4,22,20,29
234 1:      lwarx   r6,0,r8
235         andi.   r0,r6,_PAGE_HASHPTE
236         bne     9f                      /* if HASHPTE already set, done */
237         ori     r5,r6,_PAGE_HASHPTE
238         stwcx.  r5,0,r8
239         bne-    1b
240
241         bl      create_hpte
242
243         addis   r8,r7,htab_preloads@ha
244         lwz     r3,htab_preloads@l(r8)
245         addi    r3,r3,1
246         stw     r3,htab_preloads@l(r8)
247
248 9:
249 #ifdef CONFIG_SMP
250         eieio
251         li      r0,0
252         stw     r0,0(r9)                /* clear mmu_hash_lock */
253 #endif
254
255         /* reenable interrupts and DR */
256         mtmsr   r10
257         SYNC_601
258         isync
259
260         lwz     r0,4(r1)
261         mtlr    r0
262         blr
263
264 /*
265  * This routine adds a hardware PTE to the hash table.
266  * It is designed to be called with the MMU either on or off.
267  * r3 contains the VSID, r4 contains the virtual address,
268  * r5 contains the linux PTE, r6 contains the old value of the
269  * linux PTE (before setting _PAGE_HASHPTE) and r7 contains the
270  * offset to be added to addresses (0 if the MMU is on,
271  * -KERNELBASE if it is off).
272  * On SMP, the caller should have the mmu_hash_lock held.
273  * We assume that the caller has (or will) set the _PAGE_HASHPTE
274  * bit in the linux PTE in memory.  The value passed in r6 should
275  * be the old linux PTE value; if it doesn't have _PAGE_HASHPTE set
276  * this routine will skip the search for an existing HPTE.
277  * This procedure modifies r0, r3 - r6, r8, cr0.
278  *  -- paulus.
279  *
280  * For speed, 4 of the instructions get patched once the size and
281  * physical address of the hash table are known.  These definitions
282  * of Hash_base and Hash_bits below are just an example.
283  */
284 Hash_base = 0xc0180000
285 Hash_bits = 12                          /* e.g. 256kB hash table */
286 Hash_msk = (((1 << Hash_bits) - 1) * 64)
287
288 #ifndef CONFIG_PPC64BRIDGE
289 /* defines for the PTE format for 32-bit PPCs */
290 #define PTE_SIZE        8
291 #define PTEG_SIZE       64
292 #define LG_PTEG_SIZE    6
293 #define LDPTEu          lwzu
294 #define STPTE           stw
295 #define CMPPTE          cmpw
296 #define PTE_H           0x40
297 #define PTE_V           0x80000000
298 #define TST_V(r)        rlwinm. r,r,0,0,0
299 #define SET_V(r)        oris r,r,PTE_V@h
300 #define CLR_V(r,t)      rlwinm r,r,0,1,31
301
302 #else
303 /* defines for the PTE format for 64-bit PPCs */
304 #define PTE_SIZE        16
305 #define PTEG_SIZE       128
306 #define LG_PTEG_SIZE    7
307 #define LDPTEu          ldu
308 #define STPTE           std
309 #define CMPPTE          cmpd
310 #define PTE_H           2
311 #define PTE_V           1
312 #define TST_V(r)        andi. r,r,PTE_V
313 #define SET_V(r)        ori r,r,PTE_V
314 #define CLR_V(r,t)      li t,PTE_V; andc r,r,t
315 #endif /* CONFIG_PPC64BRIDGE */
316
317 #define HASH_LEFT       31-(LG_PTEG_SIZE+Hash_bits-1)
318 #define HASH_RIGHT      31-LG_PTEG_SIZE
319
320 _GLOBAL(create_hpte)
321         /* Convert linux-style PTE (r5) to low word of PPC-style PTE (r8) */
322         rlwinm  r8,r5,32-10,31,31       /* _PAGE_RW -> PP lsb */
323         rlwinm  r0,r5,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
324         and     r8,r8,r0                /* writable if _RW & _DIRTY */
325         rlwimi  r5,r5,32-1,30,30        /* _PAGE_USER -> PP msb */
326         rlwimi  r5,r5,32-2,31,31        /* _PAGE_USER -> PP lsb */
327         ori     r8,r8,0xe14             /* clear out reserved bits and M */
328         andc    r8,r5,r8                /* PP = user? (rw&dirty? 2: 3): 0 */
329 #ifdef CONFIG_SMP
330         ori     r8,r8,_PAGE_COHERENT    /* set M (coherence required) */
331 #endif
332
333         /* Construct the high word of the PPC-style PTE (r5) */
334 #ifndef CONFIG_PPC64BRIDGE
335         rlwinm  r5,r3,7,1,24            /* put VSID in 0x7fffff80 bits */
336         rlwimi  r5,r4,10,26,31          /* put in API (abbrev page index) */
337 #else /* CONFIG_PPC64BRIDGE */
338         clrlwi  r3,r3,8                 /* reduce vsid to 24 bits */
339         sldi    r5,r3,12                /* shift vsid into position */
340         rlwimi  r5,r4,16,20,24          /* put in API (abbrev page index) */
341 #endif /* CONFIG_PPC64BRIDGE */
342         SET_V(r5)                       /* set V (valid) bit */
343
344         /* Get the address of the primary PTE group in the hash table (r3) */
345         .globl  hash_page_patch_A
346 hash_page_patch_A:
347         addis   r0,r7,Hash_base@h       /* base address of hash table */
348         rlwimi  r0,r3,LG_PTEG_SIZE,HASH_LEFT,HASH_RIGHT    /* VSID -> hash */
349         rlwinm  r3,r4,20+LG_PTEG_SIZE,HASH_LEFT,HASH_RIGHT /* PI -> hash */
350         xor     r3,r3,r0                /* make primary hash */
351         li      r0,8                    /* PTEs/group */
352
353         /*
354          * Test the _PAGE_HASHPTE bit in the old linux PTE, and skip the search
355          * if it is clear, meaning that the HPTE isn't there already...
356          */
357         andi.   r6,r6,_PAGE_HASHPTE
358         beq+    10f                     /* no PTE: go look for an empty slot */
359         tlbie   r4
360
361         addis   r4,r7,htab_hash_searches@ha
362         lwz     r6,htab_hash_searches@l(r4)
363         addi    r6,r6,1                 /* count how many searches we do */
364         stw     r6,htab_hash_searches@l(r4)
365
366         /* Search the primary PTEG for a PTE whose 1st (d)word matches r5 */
367         mtctr   r0
368         addi    r4,r3,-PTE_SIZE
369 1:      LDPTEu  r6,PTE_SIZE(r4)         /* get next PTE */
370         CMPPTE  0,r6,r5
371         bdnzf   2,1b                    /* loop while ctr != 0 && !cr0.eq */
372         beq+    found_slot
373
374         /* Search the secondary PTEG for a matching PTE */
375         ori     r5,r5,PTE_H             /* set H (secondary hash) bit */
376         .globl  hash_page_patch_B
377 hash_page_patch_B:
378         xoris   r4,r3,Hash_msk>>16      /* compute secondary hash */
379         xori    r4,r4,(-PTEG_SIZE & 0xffff)
380         addi    r4,r4,-PTE_SIZE
381         mtctr   r0
382 2:      LDPTEu  r6,PTE_SIZE(r4)
383         CMPPTE  0,r6,r5
384         bdnzf   2,2b
385         beq+    found_slot
386         xori    r5,r5,PTE_H             /* clear H bit again */
387
388         /* Search the primary PTEG for an empty slot */
389 10:     mtctr   r0
390         addi    r4,r3,-PTE_SIZE         /* search primary PTEG */
391 1:      LDPTEu  r6,PTE_SIZE(r4)         /* get next PTE */
392         TST_V(r6)                       /* test valid bit */
393         bdnzf   2,1b                    /* loop while ctr != 0 && !cr0.eq */
394         beq+    found_empty
395
396         /* update counter of times that the primary PTEG is full */
397         addis   r4,r7,primary_pteg_full@ha
398         lwz     r6,primary_pteg_full@l(r4)
399         addi    r6,r6,1
400         stw     r6,primary_pteg_full@l(r4)
401
402         /* Search the secondary PTEG for an empty slot */
403         ori     r5,r5,PTE_H             /* set H (secondary hash) bit */
404         .globl  hash_page_patch_C
405 hash_page_patch_C:
406         xoris   r4,r3,Hash_msk>>16      /* compute secondary hash */
407         xori    r4,r4,(-PTEG_SIZE & 0xffff)
408         addi    r4,r4,-PTE_SIZE
409         mtctr   r0
410 2:      LDPTEu  r6,PTE_SIZE(r4)
411         TST_V(r6)
412         bdnzf   2,2b
413         beq+    found_empty
414         xori    r5,r5,PTE_H             /* clear H bit again */
415
416         /*
417          * Choose an arbitrary slot in the primary PTEG to overwrite.
418          * Since both the primary and secondary PTEGs are full, and we
419          * have no information that the PTEs in the primary PTEG are
420          * more important or useful than those in the secondary PTEG,
421          * and we know there is a definite (although small) speed
422          * advantage to putting the PTE in the primary PTEG, we always
423          * put the PTE in the primary PTEG.
424          */
425         addis   r4,r7,next_slot@ha
426         lwz     r6,next_slot@l(r4)
427         addi    r6,r6,PTE_SIZE
428         andi.   r6,r6,7*PTE_SIZE
429         stw     r6,next_slot@l(r4)
430         add     r4,r3,r6
431
432         /* update counter of evicted pages */
433         addis   r6,r7,htab_evicts@ha
434         lwz     r3,htab_evicts@l(r6)
435         addi    r3,r3,1
436         stw     r3,htab_evicts@l(r6)
437
438 #ifndef CONFIG_SMP
439         /* Store PTE in PTEG */
440 found_empty:
441         STPTE   r5,0(r4)
442 found_slot:
443         STPTE   r8,PTE_SIZE/2(r4)
444
445 #else /* CONFIG_SMP */
446 /*
447  * Between the tlbie above and updating the hash table entry below,
448  * another CPU could read the hash table entry and put it in its TLB.
449  * There are 3 cases:
450  * 1. using an empty slot
451  * 2. updating an earlier entry to change permissions (i.e. enable write)
452  * 3. taking over the PTE for an unrelated address
453  *
454  * In each case it doesn't really matter if the other CPUs have the old
455  * PTE in their TLB.  So we don't need to bother with another tlbie here,
456  * which is convenient as we've overwritten the register that had the
457  * address. :-)  The tlbie above is mainly to make sure that this CPU comes
458  * and gets the new PTE from the hash table.
459  *
460  * We do however have to make sure that the PTE is never in an invalid
461  * state with the V bit set.
462  */
463 found_empty:
464 found_slot:
465         CLR_V(r5,r0)            /* clear V (valid) bit in PTE */
466         STPTE   r5,0(r4)
467         sync
468         TLBSYNC
469         STPTE   r8,PTE_SIZE/2(r4) /* put in correct RPN, WIMG, PP bits */
470         sync
471         SET_V(r5)
472         STPTE   r5,0(r4)        /* finally set V bit in PTE */
473 #endif /* CONFIG_SMP */
474
475         sync            /* make sure pte updates get to memory */
476         blr
477
478         .comm   next_slot,4
479         .comm   primary_pteg_full,4
480         .comm   htab_hash_searches,4
481
482 /*
483  * Flush the entry for a particular page from the hash table.
484  *
485  * flush_hash_pages(unsigned context, unsigned long va, unsigned long pmdval,
486  *                  int count)
487  *
488  * We assume that there is a hash table in use (Hash != 0).
489  */
490 _GLOBAL(flush_hash_pages)
491         tophys(r7,0)
492
493         /*
494          * We disable interrupts here, even on UP, because we want
495          * the _PAGE_HASHPTE bit to be a reliable indication of
496          * whether the HPTE exists (or at least whether one did once).
497          * We also turn off the MMU for data accesses so that we
498          * we can't take a hash table miss (assuming the code is
499          * covered by a BAT).  -- paulus
500          */
501         mfmsr   r10
502         SYNC
503         rlwinm  r0,r10,0,17,15          /* clear bit 16 (MSR_EE) */
504         rlwinm  r0,r0,0,28,26           /* clear MSR_DR */
505         mtmsr   r0
506         SYNC_601
507         isync
508
509         /* First find a PTE in the range that has _PAGE_HASHPTE set */
510         rlwimi  r5,r4,22,20,29
511 1:      lwz     r0,0(r5)
512         cmpwi   cr1,r6,1
513         andi.   r0,r0,_PAGE_HASHPTE
514         bne     2f
515         ble     cr1,19f
516         addi    r4,r4,0x1000
517         addi    r5,r5,4
518         addi    r6,r6,-1
519         b       1b
520
521         /* Convert context and va to VSID */
522 2:      mulli   r3,r3,897*16            /* multiply context by context skew */
523         rlwinm  r0,r4,4,28,31           /* get ESID (top 4 bits of va) */
524         mulli   r0,r0,0x111             /* multiply by ESID skew */
525         add     r3,r3,r0                /* note code below trims to 24 bits */
526
527         /* Construct the high word of the PPC-style PTE (r11) */
528 #ifndef CONFIG_PPC64BRIDGE
529         rlwinm  r11,r3,7,1,24           /* put VSID in 0x7fffff80 bits */
530         rlwimi  r11,r4,10,26,31         /* put in API (abbrev page index) */
531 #else /* CONFIG_PPC64BRIDGE */
532         clrlwi  r3,r3,8                 /* reduce vsid to 24 bits */
533         sldi    r11,r3,12               /* shift vsid into position */
534         rlwimi  r11,r4,16,20,24         /* put in API (abbrev page index) */
535 #endif /* CONFIG_PPC64BRIDGE */
536         SET_V(r11)                      /* set V (valid) bit */
537
538 #ifdef CONFIG_SMP
539         addis   r9,r7,mmu_hash_lock@ha
540         addi    r9,r9,mmu_hash_lock@l
541         rlwinm  r8,r1,0,0,18
542         add     r8,r8,r7
543         lwz     r8,TI_CPU(r8)
544         oris    r8,r8,9
545 10:     lwarx   r0,0,r9
546         cmpi    0,r0,0
547         bne-    11f
548         stwcx.  r8,0,r9
549         beq+    12f
550 11:     lwz     r0,0(r9)
551         cmpi    0,r0,0
552         beq     10b
553         b       11b
554 12:     isync
555 #endif
556
557         /*
558          * Check the _PAGE_HASHPTE bit in the linux PTE.  If it is
559          * already clear, we're done (for this pte).  If not,
560          * clear it (atomically) and proceed.  -- paulus.
561          */
562 33:     lwarx   r8,0,r5                 /* fetch the pte */
563         andi.   r0,r8,_PAGE_HASHPTE
564         beq     8f                      /* done if HASHPTE is already clear */
565         rlwinm  r8,r8,0,31,29           /* clear HASHPTE bit */
566         stwcx.  r8,0,r5                 /* update the pte */
567         bne-    33b
568
569         /* Get the address of the primary PTE group in the hash table (r3) */
570         .globl  flush_hash_patch_A
571 flush_hash_patch_A:
572         addis   r8,r7,Hash_base@h       /* base address of hash table */
573         rlwimi  r8,r3,LG_PTEG_SIZE,HASH_LEFT,HASH_RIGHT    /* VSID -> hash */
574         rlwinm  r0,r4,20+LG_PTEG_SIZE,HASH_LEFT,HASH_RIGHT /* PI -> hash */
575         xor     r8,r0,r8                /* make primary hash */
576
577         /* Search the primary PTEG for a PTE whose 1st (d)word matches r5 */
578         li      r0,8                    /* PTEs/group */
579         mtctr   r0
580         addi    r12,r8,-PTE_SIZE
581 1:      LDPTEu  r0,PTE_SIZE(r12)        /* get next PTE */
582         CMPPTE  0,r0,r11
583         bdnzf   2,1b                    /* loop while ctr != 0 && !cr0.eq */
584         beq+    3f
585
586         /* Search the secondary PTEG for a matching PTE */
587         ori     r11,r11,PTE_H           /* set H (secondary hash) bit */
588         li      r0,8                    /* PTEs/group */
589         .globl  flush_hash_patch_B
590 flush_hash_patch_B:
591         xoris   r12,r8,Hash_msk>>16     /* compute secondary hash */
592         xori    r12,r12,(-PTEG_SIZE & 0xffff)
593         addi    r12,r12,-PTE_SIZE
594         mtctr   r0
595 2:      LDPTEu  r0,PTE_SIZE(r12)
596         CMPPTE  0,r0,r11
597         bdnzf   2,2b
598         xori    r11,r11,PTE_H           /* clear H again */
599         bne-    4f                      /* should rarely fail to find it */
600
601 3:      li      r0,0
602         STPTE   r0,0(r12)               /* invalidate entry */
603 4:      sync
604         tlbie   r4                      /* in hw tlb too */
605         sync
606
607 8:      ble     cr1,9f                  /* if all ptes checked */
608 81:     addi    r6,r6,-1
609         addi    r5,r5,4                 /* advance to next pte */
610         addi    r4,r4,0x1000
611         lwz     r0,0(r5)                /* check next pte */
612         cmpwi   cr1,r6,1
613         andi.   r0,r0,_PAGE_HASHPTE
614         bne     33b
615         bgt     cr1,81b
616
617 9:
618 #ifdef CONFIG_SMP
619         TLBSYNC
620         li      r0,0
621         stw     r0,0(r9)                /* clear mmu_hash_lock */
622 #endif
623
624 19:     mtmsr   r10
625         SYNC_601
626         isync
627         blr